Hynix HMT451U7AFR8C-PBT0 Benutzerhandbuch
Rev. 1.1 / Jul. 2013
13
4GB, 512Mx72 Module(1Rank of x8)
DQ4
DQ5
DQ6
DQ7
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ1
DQ2
DQ3
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D0
DM0
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
DQ12
DQ13
DQ13
DQ14
DQ8
DQ9
DQ10
DQ11
DQ9
DQ10
DQ11
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D1
I/O 4
I/O 5
I/O 5
I/O 6
DM1
DQ20
DQ21
DQ22
DQ23
DQ21
DQ22
DQ23
DQ16
DQ17
DQ18
DQ19
DQ17
DQ18
DQ19
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D2
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
DM2
DQ28
DQ29
DQ30
DQ31
DQ29
DQ30
DQ31
DQ24
DQ25
DQ26
DQ27
DQ25
DQ26
DQ27
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
DM3
DQ36
DQ37
DQ38
DQ39
DQ37
DQ38
DQ39
DQ32
DQ33
DQ34
DQ35
DQ33
DQ34
DQ35
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D4
DM4
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
DQ44
DQ45
DQ46
DQ47
DQ45
DQ46
DQ47
DQ40
DQ41
DQ42
DQ43
DQ41
DQ42
DQ43
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D5
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
DM5
DQ52
DQ53
DQ54
DQ55
DQ53
DQ54
DQ55
DQ48
DQ49
DQ50
DQ51
DQ49
DQ50
DQ51
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D6
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
DQ60
DQ61
DQ62
DQ63
DQ61
DQ62
DQ63
DQ56
DQ57
DQ58
DQ59
DQ57
DQ58
DQ59
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D7
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
DM7
A0–A15
A0–A15: SDRAMs D0–D8
A0
SPD(TS integrated)
A1
SA0
SA1
SDA
RAS
RAS: SDRAMs D0–D8
CAS
CAS: SDRAMs D0–D8
CKE0
CKE: SDRAMs D0–D8
WE
WE: SDRAMs D0–D8
S0
CS
CS
CS
CS
CS
CS
CS
CS
BA0–BA2
BA0–BA2: SDRAMs D0–D8
DQS0
DQS
DQS4
DQS1
DQS5
DQS
DQS2
DQS
DQS3
DQS
DM6
DQS6
DQS7
DQ15
I/O 7
CB4
CB5
CB6
CB5
CB6
CB7
CB0
CB1
CB2
CB3
CB1
CB2
CB3
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 1
I/O 2
I/O 3
D8
I/O 4
I/O 5
I/O 6
I/O 7
I/O 5
I/O 6
I/O 7
CS
DQS8
DM8
DQS
DQS
DQS
DQS
DQS
V
SS
D0–D8
V
DD
/V
DD
Q
D0–D8
D0–D8
V
REF
DQ
SCL
EVENT
SPD
V
DDSPD
ODT0
ODT: SDRAMs D0–D8
DQS0
DQS
DQS
DQS4
DQS1
DQS
DQS
DQS2
DQS
DQS3
DQS
DQS8
DQS
DQS5
DQS6
DQS
DQS7
DQS
CK0
CK: SDRAMs D0–D8
SA2
V
REF
CA
D0–D8
A2
CK0
CK: SDRAMs D0–D8
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
ZQ
RESET
RESET:SDRAMs D0-D8
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DQS/ODT/DM/CKE/S rela-
tionships must be maintained as
shown.
3. DQ,CB,DM,DQS/DQS resistors;Refer
to associated topology diagram.
4. Refer to the appropriate clock wiring
topology under the DIMM wiring
details section of this document.
5. For each DRAM, a unique ZQ resistor
is connected to ground.The ZQ resis-
tor is 240ohm+-1%
6. One SPD exists per module.
EVENT