Hynix HMT451U7AFR8C-PBT0 Benutzerhandbuch

DQ4
DQ5
DQ6
DQ7

DQ0
DQ1
DQ2
DQ3

DM

I/O 0
I/O 1
I/O 2
I/O 3

D0

DM0

D8

I/O 4
I/O 5
I/O 6
I/O 7

I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7

DQ12
DQ13

DQ14

DQ8
DQ9
DQ10
DQ11

I/O 0
I/O 1
I/O 2
I/O 3

D1

D9

I/O 4
I/O 5

I/O 6

I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6

DM1

DQ20
DQ21
DQ22
DQ23

DQ16
DQ17
DQ18
DQ19

I/O 0
I/O 1
I/O 2
I/O 3

D2

D10

I/O 4
I/O 5
I/O 6
I/O 7

I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7

DM2

DQ28
DQ29
DQ30
DQ31

DQ24
DQ25
DQ26
DQ27

I/O 0
I/O 1
I/O 2
I/O 3

D3

D11

I/O 4
I/O 5
I/O 6
I/O 7

I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7

DM3

DQ36
DQ37
DQ38
DQ39

DQ32
DQ33
DQ34
DQ35

I/O 0
I/O 1
I/O 2
I/O 3

D4

DM4

D12

I/O 4
I/O 5
I/O 6
I/O 7

I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7

DQ44
DQ45
DQ46
DQ47

DQ40
DQ41
DQ42
DQ43

I/O 0
I/O 1
I/O 2
I/O 3

D5

D13

I/O 4
I/O 5
I/O 6
I/O 7

I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7

DM5

DQ52
DQ53
DQ54
DQ55

DQ48
DQ49
DQ50
DQ51

I/O 0
I/O 1
I/O 2
I/O 3

D6

D14

I/O 4
I/O 5
I/O 6
I/O 7

I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7

DQ60
DQ61
DQ62
DQ63

DQ56
DQ57
DQ58
DQ59

I/O 0
I/O 1
I/O 2
I/O 3

D7

D15

I/O 4
I/O 5
I/O 6
I/O 7

I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7

DM7

A0–A15

A0-A15: SDRAMs D0–D15

A0

Serial PD

A1

SA0

SA1

SDA

RAS

RAS: SDRAMs D0–D15

CAS

CAS: SDRAMs D0–D15

WE

WE: SDRAMs D0–D15

S0

S1

CS

CKE1

CKE: SDRAMs D8–D15

BA0–BA2

BA0–BA2: SDRAMs D0–D15

DQS0

DQS

DQS4

DQS1

DQS5

DQS2

DQS3

DM6

DQS6

DQS7

DQ15

I/O 7

I/O 7

V

SS

D0–D15

V

DD

/V

DD

Q

D0–D15

D0–D15

V

REF

DQ

SCL

WP

SPD

V

DDSPD

DQS

DM

CS DQS DQS

DM

CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM

CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DM CS DQS DQS

DQS0

DQS4

DQS1

DQS5

DQS2

DQS6

DQS3

DQS7

ODT0

ODT: SDRAMs D0–D7

ODT1

ODT: SDRAMs D8–D15

CKE0

CKE: SDRAMs D0–D7

CK0

CK: SDRAMs D0–D7

CK0

CK: SDRAMs D0–D7

SA2

D0–D15

V

REF

CA

A2

CK1

CK: SDRAMs D8–D15

CK1

CK: SDRAMs D8–D15

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

RESET

RESET:SDRAMs D0-D3

1. DQ-to-I/O wiring is shown as recom-

mended but may be changed.

2. DQ/DQS/DQS/ODT/DM/CKE/S relation-

ships must be maintained as shown.

3. DQ,DM,DQS,DQS resistors;Refer to 

associated topology diagram.

4. Refer to Section 3.1 of this document for 

details on address mirroring.

5. For each DRAM, a unique ZQ resistor is 

connected to ground.The ZQ resistor is 

240ohm+-1%

6. One SPD exists per module.