Texas Instruments CDCLVP1204EVM - CDCLVP1204 Evaluation Module CDCLVP1204EVM CDCLVP1204EVM Datenbogen

www.ti.com

The CDCLVP1204EVM offers users the option of receiving either a differential or single-ended clock as
the clock input. The default option is for the differential signal at both device inputs. The inputs can be
applied through the SMAs (J103, J104 or J105, J106). These inputs are ac-coupled to the device inputs.
The common-mode voltage for these inputs after the ac-coupling capacitors are provided by 50

Ω

(R152,

R153 and R154, R155) to the device on-chip bias generator (V

AC_REF

) pins. Either of the two input clocks

can be selected using jumper JP1. When JP1 is shorted, IN0 is selected. When JP1 is open, IN1 is
selected.

For a single-ended clock applied to IN0, remove capacitors C68 and C69 and replace them with 0-

Ω

resistors of the same footprint. The single-ended signal should be applied to INP0 (J103) and the dc bias
voltage should be applied to INN0 (J104).

For a single-ended clock applied to IN1, remove capacitors C72 and C73 and replace them with 0-

Ω

resistors of the same footprint. The single-ended signal should be applied to INP1 (J105) and the dc bias
voltage should be applied to INN1 (J106).

The CDCLVP1204 generates up to four LVPECL outputs. Two outputs are available on the
CDCLVP1204EVM (outputs 0 and 3) through the following SMAs:

•

J13, J23 for OUT0

•

J39, J38 for OUT3

The LVPECL outputs are terminated with 150

Ω

to ground and ac-coupled to the respective SMAs.

and

show the printed circuit board (PCB) schematics.

Board layouts are not to scale. These figures are intended to show how the board is laid out;
they are not intended to be used for manufacturing CDCLVP1204EVM PCBs.

SCAU032 – July 2009

3