Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This executable region is for program code.
Data can also be stored here.

-

Normal

Code

0x0000.0000 - 0x1FFF.FFFF

This executable region is for data. Code
can also be stored here. This region
includes bit band and bit band alias areas
(see Table 2-6 on page 119).

-

Normal

SRAM

0x2000.0000 - 0x3FFF.FFFF

This region includes bit band and bit band
alias areas (see Table 2-7 on page 119).

XN

Device

Peripheral

0x4000.0000 - 0x5FFF.FFFF

This executable region is for data.

-

Normal

External RAM

0x6000.0000 - 0x9FFF.FFFF

This region is for external device memory.

XN

Device

External device

0xA000.0000 - 0xDFFF.FFFF

This region includes the NVIC, system
timer, and system control block.

XN

Strongly
Ordered

Private peripheral
bus

0xE000.0000- 0xE00F.FFFF

-

-

-

Reserved

0xE010.0000- 0xFFFF.FFFF

The Code, SRAM, and external RAM regions can hold programs. However, it is recommended that
programs always use the Code region because the Cortex-M4F has separate buses that can perform
instruction fetches and data accesses simultaneously.

The MPU can override the default memory access behavior described in this section. For more
information, see “Memory Protection Unit (MPU)” on page 147.

The Cortex-M4F prefetches instructions ahead of execution and speculatively prefetches from
branch target addresses.

The order of instructions in the program flow does not always guarantee the order of the
corresponding memory transactions for the following reasons:

■ The processor can reorder some memory accesses to improve efficiency, providing this does

not affect the behavior of the instruction sequence.

■ The processor has multiple bus interfaces.

■ Memory or devices in the memory map have different wait states.

■ Some memory accesses are buffered or speculative.

“Memory System Ordering of Memory Accesses” on page 116 describes the cases where the memory
system guarantees the order of memory accesses. Otherwise, if the order of memory accesses is
critical, software must include memory barrier instructions to force that ordering. The Cortex-M4F
has the following memory barrier instructions:

■ The Data Memory Barrier (

DMB

) instruction ensures that outstanding memory transactions

complete before subsequent memory transactions.

■ The Data Synchronization Barrier (

DSB

) instruction ensures that outstanding memory transactions

complete before subsequent instructions execute.

■ The Instruction Synchronization Barrier (

ISB

) instruction ensures that the effect of all completed

memory transactions is recognizable by subsequent instructions.