Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

control registers are programmed, the UART must be disabled by clearing the

UARTEN

bit in

UARTCTL. If the UART is disabled during a TX or RX operation, the current transaction is completed
prior to the UART stopping.

The UART module also includes a serial IR (SIR) encoder/decoder block that can be connected to
an infrared transceiver to implement an IrDA SIR physical layer. The SIR function is programmed
using the UARTCTL register.

The transmit logic performs parallel-to-serial conversion on the data read from the transmit FIFO.
The control logic outputs the serial bit stream beginning with a start bit and followed by the data bits
(LSB first), parity bit, and the stop bits according to the programmed configuration in the control
registers. See Figure 19-2 on page 1313 for details.

The receive logic performs serial-to-parallel conversion on the received bit stream after a valid start
pulse has been detected. Overrun, parity, frame error checking, and line-break detection are also
performed, and their status accompanies the data that is written to the receive FIFO.

1

0

5-8 data bits

LSB

MSB

Parity bit

if enabled

1-2

stop bits

UnTX

n

Start

The baud-rate divisor is a 22-bit number consisting of a 16-bit integer and a 6-bit fractional part.
The number formed by these two values is used by the baud-rate generator to determine the bit
period. Having a fractional baud-rate divisor allows the UART to generate all the standard baud
rates.

The 16-bit integer is loaded through the UART Integer Baud-Rate Divisor (UARTIBRD) register
(see page 1333) and the 6-bit fractional part is loaded with the UART Fractional Baud-Rate Divisor
(UARTFBRD) register (see page 1334). The baud-rate divisor (BRD) has the following relationship
to the system clock (where

is the integer part of the

BRD

and

is the fractional part,

separated by a decimal place.)

BRD = BRDI + BRDF = UARTSysClk / (ClkDiv * Baud Rate)

where

UARTSysClk

is the system clock connected to the UART, and

ClkDiv

is either 16 (if

HSE

in UARTCTL is clear) or 8 (if

HSE

is set). By default, this will be the main system clock described

in “Clock Control” on page 240. Alternatively, the UART may be clocked from the internal precision
oscillator (PIOSC), independent of the system clock selection. This will allow the UART clock to be
programmed independently of the system clock PLL settings. See the UARTCC register for more
details.

The 6-bit fractional number (that is to be loaded into the

DIVFRAC

bit field in the UARTFBRD register)

can be calculated by taking the fractional part of the baud-rate divisor, multiplying it by 64, and
adding 0.5 to account for rounding errors:

UARTFBRD[DIVFRAC] = integer(BRDF * 64 + 0.5)

The UART generates an internal baud-rate reference clock at 8x or 16x the baud-rate (referred to
as

Baud8

and

Baud16

, depending on the setting of the

HSE

bit (bit 5) in UARTCTL). This reference

clock is divided by 8 or 16 to generate the transmit clock, and is used for error detection during