Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

Interrupts are always cleared (for both the UARTMIS and UARTRIS registers) by writing a 1 to the
corresponding bit in the UART Interrupt Clear (UARTICR) register (see page 1355).

The receive timeout interrupt is asserted when the receive FIFO is not empty, and no further data
is received over a 32-bit period when the

HSE

bit is clear or over a 64-bit period when the

HSE

bit

is set. The receive timeout interrupt is cleared either when the FIFO becomes empty through reading
all the data (or by reading the holding register), or when a 1 is written to the corresponding bit in the
UARTICR register.

The receive interrupt changes state when one of the following events occurs:

■ If the FIFOs are enabled and the receive FIFO reaches the programmed trigger level, the

RXRIS

bit is set. The receive interrupt is cleared by reading data from the receive FIFO until it becomes
less than the trigger level, or by clearing the interrupt by writing a 1 to the

RXIC

bit.

■ If the FIFOs are disabled (have a depth of one location) and data is received thereby filling the

location, the

RXRIS

bit is set. The receive interrupt is cleared by performing a single read of the

receive FIFO, or by clearing the interrupt by writing a 1 to the

RXIC

bit.

The transmit interrupt changes state when one of the following events occurs:

■ If the FIFOs are enabled and the transmit FIFO progresses through the programmed trigger

level, the

TXRIS

bit is set. The transmit interrupt is based on a transition through level, therefore

the FIFO must be written past the programmed trigger level otherwise no further transmit interrupts
will be generated. The transmit interrupt is cleared by writing data to the transmit FIFO until it
becomes greater than the trigger level, or by clearing the interrupt by writing a 1 to the

TXIC

bit.

■ If the FIFOs are disabled (have a depth of one location) and there is no data present in the

transmitters single location, the

TXRIS

bit is set. It is cleared by performing a single write to the

transmit FIFO, or by clearing the interrupt by writing a 1 to the

TXIC

bit.

The UART can be placed into an internal loopback mode for diagnostic or debug work by setting
the

LBE

bit in the UARTCTL register (see page 1337). In loopback mode, data transmitted on the

UnTx

output is received on the

UnRx

input. Note that the

LBE

bit should be set before the UART is

enabled.

The UART provides an interface to the μDMA controller with separate channels for transmit and
receive. The DMA operation of the UART is enabled through the UART DMA Control
(UARTDMACTL) register. When DMA operation is enabled, the UART asserts a DMA request on
the receive or transmit channel when the associated FIFO can transfer data. For the receive channel,
a single transfer request is asserted whenever any data is in the receive FIFO. A burst transfer
request is asserted whenever the amount of data in the receive FIFO is at or above the FIFO trigger
level configured in the UARTIFLS register. For the transmit channel, a single transfer request is
asserted whenever there is at least one empty location in the transmit FIFO. The burst request is
asserted whenever the transmit FIFO contains fewer characters than the FIFO trigger level. The
single and burst DMA transfer requests are handled automatically by the μDMA controller depending
on how the DMA channel is configured.

To enable DMA operation for the receive channel, set the

RXDMAE

bit of the DMA Control

(UARTDMACTL) register. To enable DMA operation for the transmit channel, set the

TXDMAE

bit

of the UARTDMACTL register. The UART can also be configured to stop using DMA for the receive