Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This register accesses status bits when read and control bits when written. When read, the status
register indicates the state of the I

2

C bus controller. When written, the control register configures

the I

2

C controller operation.

The

START

bit generates the START or REPEATED START condition. The

STOP

bit determines if

the cycle stops at the end of the data cycle or continues to the next transfer cycle, which could be
a repeated START. To generate a single transmit cycle, the I

register is written with the desired address, the

R/S

bit is cleared, and this register is written with

ACK

=X (0 or 1),

STOP

=1,

START

=1, and

RUN

=1 to perform the operation and stop. When the operation

is completed (or aborted due an error), an interrupt becomes active and the data may be read from
the I2CMDR register. When the I

2

C module operates in Master receiver mode, the

ACK

bit is normally

set, causing the I

2

C bus controller to transmit an acknowledge automatically after each byte. This

bit must be cleared when the I

2

C bus controller requires no further data to be transmitted from the

slave transmitter.

I2C Master Control/Status (I2CMCS)

I2C 0 base: 0x4002.0000
I2C 1 base: 0x4002.1000
I2C 2 base: 0x4002.2000
I2C 3 base: 0x4002.3000
I2C 4 base: 0x400C.0000
I2C 5 base: 0x400C.1000
I2C 6 base: 0x400C.2000
I2C 7 base: 0x400C.3000
I2C 8 base: 0x400B.8000
I2C 9 base: 0x400B.9000
Offset 0x004
Type RO, reset 0x0000.0020

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

ACTDMATX

ACTDMARX

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

BUSY

ERROR

ADRACK

DATACK

ARBLST

IDLE

BUSBSY

CLKTO

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

1

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

DMA RX Active Status

Description

Value

DMA RX is not active

0

DMA RX is active.

1

0

RO

ACTDMARX

31

DMA TX Active Status

Description

Value

DMA TX is not active

0

DMA TX is active.

1

0

RO

ACTDMATX

30