Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

if the corresponding

RI

bit is enabled in the EMACDMAIM register. This counter gets disabled

before it runs out if a frame is transferred to memory and the

RI

bit is set because it is enabled for

that descriptor.

If an internal bus error occurs during a DMA transfer, the fatal bus error (

FBI

) interrupt is set in the

EMACDMARIS register and the Access Error status (

AE

) bit field in the EMACDMARIS register

indicates the type of error that caused the bus error. The DMA controller can resume operation only
after soft resetting the Ethernet MAC and the re-initializing the DMA.

The descriptor that the DMA uses is normally constructed of four words. When using the advanced
timestamp feature, or source address or VLAN insertion, the enhanced descriptor should be enabled
by setting the

ATDS

bit in the EMACDMABUSMOD register. This allows the descriptor to expand

to eight words for storing additional information important to these enhanced features.

Figure 24-8 on page 1605 shows the normal receive and transmit descriptor configuration:

31

0

7

23

15

STATUS [30:0]

Byte Count Buffer1[10:0]

Byte Count Buffer2 [10:0]

DES0

DES1

DES2

DES3

Control Bits [9:0]

Buffer1 Address [31:0]

Buffer2 Address [31:0]/Next Descriptor Address [31:0]

OWN

The MAC requires at least one descriptor for a transmit frame. In addition to two buffers, two
byte-count buffers, and two address pointers, the transmit descriptor has control fields which can
be used to control the MAC operation on per-transmit frame basis.

Transmit Descriptor 0 (TDES0) contains the transmitted frame status and the descriptor ownership
information. Table 24-3 on page 1605 shows the information stored in TDES0.

OWN: Own Bit

When set, this bit indicates that the descriptor is owned by the DMA. When this bit is reset, it indicates that the
descriptor is owned by the Host. The DMA clears this bit either when it completes the frame transmission or
when the buffers allocated in the descriptor are empty. The ownership bit of the First Descriptor of the frame
should be set after all subsequent descriptors belonging to the same frame have been set. This avoids a possible
race condition between fetching a descriptor and the driver setting an ownership bit.

31

Reserved

30:18