Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

Produktcode
DK-TM4C129X
Seite von 2182
Register 13: LCD Raster Timing 2 (LCDRASTRTIM2), offset 0x034
LCD Raster Timing 2 (LCDRASTRTIM2)
Base 0x4405.0000
Offset 0x034
Type RW, reset 0x0000.0000
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
ACBI
IVS
IHS
INVPXLCLK
INVOE
PSYNCRF
PXLCLKCTL
MSBLPP
HSW
reserved
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RO
Type
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Reset
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
MSBHFP
reserved
MSBHBP
reserved
ACBF
RW
RW
RO
RO
RW
RW
RO
RO
RW
RW
RW
RW
RW
RW
RW
RW
Type
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Reset
Description
Reset
Type
Name
Bit/Field
Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.
0
RO
reserved
31
Bits 9:6 of the horizontal sync width field
0x0
RW
HSW
30:27
MSB of Lines Per Panel
Bit 10 of the
LPP
field in LCDRASTRTIM1.
0
RW
MSBLPP
26
Hsync/Vsync Pixel Clock Control On/Off
Note that this bit MUST be programmed to 0 for Passive Matrix displays.
The edge timing is fixed.
Description
Value
LCDLP
and
LCDFP
are driven on opposite edges of pixel clock
than the LCD pixel output.
0
LCDLP
and
LCDFP
are driven according to bit 24,
PSYNCRF
1
0
RW
PXLCLKCTL
25
Program HSYNC/VSYNC Rise or Fall
Description
Value
LCDLP
and
LCDFP
are driven on the falling edge of pixel clock
(
PXLCLKCTL
must be set to 1).
0
LCDLP
and
LCDFP
are driven on the rising edge of pixel clock
(
PXLCLKCTL
must be set to 1).
1
0
RW
PSYNCRF
24
Invert Output Enable
Description
Value
LCDAC
pin is active high in active display mode
0
LCDAC
pin is active low in active display mode
1
Active display mode: data driven out of the LCD's data lines on
programmed pixel clock edge where AC-bias is active. Note that
INVOE
is ignored in passive display mode.
0
RW
INVOE
23
December 13, 2013
1888
Texas Instruments-Advance Information
LCD Controller