Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

ns

8.4

-

-

Delay time of internal MCLK to

LCDCP

T

DLYCP

L12

ns

5.9

-

-

LCDCP

transition time

T

TRANCP

L13

ns

11.7

-

-

Delay time from internal MCLK high to

LCDDATA[15:0]

high-Z (read cycle)

T

DLYDZ

L14

ns

11.0

-

-

Delay time from internal MCLK high to

LCDDATA[15:0]

active (read cycle)

T

DLYDD

L15

ns

5.9

-

-

Internal MCLK transition time

T

TRANMCLK

L19

ns

5.9

-

-

LCDDATA

transition time from one data packet

to next.

T

TRANPKT

L20

ns

-

-

20

LCDDATA[15:0]

setup time (read) before

internal MCLK high

T

STDATA

L16

ns

-

-

0

LCDDATA[15:0]

hold time (read) after

internal MCLK high

T

HTDATA

L17

ns

-

-

5.9

LCDDATA

read transition time

T

TRANRDATA

L18

Hitachi mode is an asynchronous mode which does not use an external

LCDMCLK

and allows for

full programmability of the read and write strobes, data and enables through the LIDDCS0CFG
register. Note that in addition to the parameter delays configured in the LIDDCS0CFG register, the
delay times in the associated figures shown below that are from the internal MCLK to the signal
output must be added to the programmed delays for full timing information. All of the parameter
values associated with the following figures can be found in Table 32-67 on page 2156 and Table
32-68 on page 2157.

In Figure 32-50 on page 2158, Figure 32-51 on page 2158, and Figure 32-52 on page 2159 the second

LCDMCLK

is shown as E1 and can be used as the enable strobe for a second display in Hitachi

mode. The primary enable strobe is the

LCDAC

signal.

The acronyms

WRSU

,

WRDUR

,

WRHOLD

and

GAP

in the following figures correspond to the

bitfields of the LIDDCS0CFG register described in “LCD Interface Display Driver (LIDD
Mode)” on page 2156.