Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

The PWMCC register can be used to select the System Clock as the PWM clock source or a divided
System Clock. For more information, see page 2009.

In the UART and QSSI Clock Control Registers, users can choose between the system clock
(SysClk), which is the default source for the baud clock, and an alternate clock. Note that there may
be special considerations when configuring the baud clock.

An optional clock output,

DIVSCLK

, is provided which can be used as a clock source to an external

device but bears no timing relationship to other signals. Note that this signal is not synchronized to
the System Clock. By programming the

SRC

field in the Divisor and Source Clock Configuration

(DIVSCLK) register, the following clock outputs may be selected for

DIVSCLK

:

■ System Clock

■ PIOSC

■ MOSC

The

DIV

field in the DIVSCLK register controls the divided output clock frequency. The

DIVSCLK

signal is selected as an alternate function of a GPIO signal and has the same inherit electrical
characteristics of a GPIO as listed in “Electrical Characteristics” on page 2101.

The system clock (SysClk) is the clock that is distributed to the processor and the integrated
peripherals after clock gating. The SysClk frequency is based on the frequency of the clock source
and the divisor factor. For example, if the PLL is not being used and the device is not in deep sleep
mode, then the

OSYSDIV

bit field in the RSCLKCFG register is the divisor used to determine the

system clock. If the PLL is being used, then

PSYSDIV

bit field in the RSCLKCFG register must be

programmed as well as the values in the PLLFREQ0 and PLLFREQ1 registers. If the device is in
deep sleep mode, then the Deep Sleep Clock Configuration Register (DSCLKCFG) can be
programmed with the divisor bit field

DSSYSYDIV

to modify the clock source frequency. Table

5-5 on page 246 shows the different system clock frequency calculations based on the operation
mode, clock source and PLL encoding.

PSYSDIV

bit field in RSCLKCFG;

MINT

,

MDIV

in PLLFREQ0;

Q

,

N

bits in PLLFREQ1

f

VCO

/(PSYSDIV + 1)

1

Run or Sleep

OSYSDIV

bit field in RSCLKCFG

f

OSCCLK

/(OSYSDIV + 1)

0

Run or Sleep

DSSYSDIV

bit field in DSCLKCFG

f

OSCCLK

/(DSSYSDIV + 1)

PLL not enabled in Deep
Sleep

Deep Sleep

The microcontroller powers up with the PIOSC running. If another clock source is desired, the PIOSC
must remain enabled because it is used for internal functions. The PIOSC can only be disabled
during Deep-Sleep mode. It can be powered down by setting the

PIOSCPD

bit in the DSCLKCFG

register.