Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This register always contains the current

Q

and

N

values presented to the system PLL. If the PLL

is reconfigured, it must go through a relock sequence which takes about 128 PIOSC clocks. When
controlling this register directly, software must change this value while the PLL is powered down.
Writes to PLLFREQ0 are delayed from affecting the PLL until the RSCLKCFG register

NEWFREQ

bit is written with a 1.

The

MINT

and

MFRAC

fields are present in the PLLFREQ0 register.

PLL Frequency 1 (PLLFREQ1)

Base 0x400F.E000
Offset 0x164
Type RW, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

N

reserved

Q

reserved

RW

RW

RW

RW

RW

RO

RO

RO

RW

RW

RW

RW

RW

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x0000.0

RO

reserved

31:13

PLL Q Value

This field contains the PLL Q value.

0x0

RW

Q

12:8

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x0

RO

reserved

7:5

PLL N Value

This field contains the PLL N value.

0x0

RW

N

4:0