Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

The Reset Behavior Control Register contains system management controls.

The RESBEHAVCTL register effect occurs immediately when the register is changed. The next
power-on reset sequence returns the reset value.

If any bit field below is set to 0x3 when a reset occurs, a simulated POR will be generated and the
appropriate reset cause will be set in the Reset Cause (RESC) register. During a simulated POR,
registers are reloaded and the bootloader is executed. If a full POR is initiated the POR bit in the
RESC register will be set and all other bits will be cleared.

Reset Behavior Control Register (RESBEHAVCTL)

Base 0x400F.E000
Offset 0x1D8
Type RW, reset 0xFFFF.FFFF

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

EXTRES

BOR

WDOG0

WDOG1

reserved

RW

RW

RW

RW

RW

RW

RW

RW

RO

RO

RO

RO

RO

RO

RO

RO

Type

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0xFFFF.FF

RO

reserved

31:8

Watchdog 1 Reset Operation

Description

Value

Reserved. Default operation is performed.

0x0 - 0x1

Watchdog 1 issues a system reset.

0x2

Watchdog 1 issues a simulated POR sequence (default).

0x3

0x3

RW

WDOG1

7:6

Watchdog 0 Reset Operation

Description

Value

Reserved. Default operation is performed.

0x0 - 0x1

Watchdog 0 issues a system reset.

0x2

Watchdog 0 issues a simulated POR sequence (default).

0x3

0x3

RW

WDOG0

5:4