Texas Instruments CC2650DK Benutzerhandbuch

lists the external signals of the SSI module and describes the function of each. The SSI signals

are selected in the IOC module through the [IOCFGxx] registers. For more information on configuring
GPIOs, see

, Interrupts and Events.

SSI0_CLK

I/O

SSI module 0 clock pin

SSI0_FSS

I/O

SSI module 0 frame pin

SSI0_RX

I

SSI module 0 RX pin

SSI0_TX

O

SSI module 0 TX pin

Assigned in the IO

Controller

SSI1_CLK

I/O

SSI module 1 clock pin

SSI1_FSS

I/O

SSI module 1 frame pin

SSI1_RX

I

SSI module 1 RX pin

SSI1_TX

O

SSI module 1 TX pin

(1)

I = Input; O = Output; I/O = Bidrectional

The SSI performs serial-to-parallel conversion on data received from a peripheral device. The CPU
accesses data, control, and status information. Internal FIFO memories buffer the transmit and receive
paths, allowing independent storage of up to eight 16-bit values in both transmit and receive modes. The
SSI also supports the

μDMA interface. The TX and RX FIFOs can be programmed as destination or

source addresses in the

μDMA module. μDMA operation is enabled by setting the appropriate bits in the

[SSI_DMACR] register.

The SSI includes a programmable bit rate clock divider and prescaler to generate the serial output clock.
The bit rates are supported to 2 MHz and higher, with maximum bit rate is determined by peripheral
devices.

The serial bit rate is derived by dividing down the input clock (SysClk). First, the clock is divided by an
even prescale value CPSDVSR from 2 to 254, which is programmed in the SSI Clock Prescale
[SSI_CPSR] register. The clock is further divided by a value from 1 to 256, which is 1 + SCR, where SCR
is the value programmed in the SSI Control 0 [SSI_CR0] register.

defines the frequency of the output clock SSIn_CLK.

SSIn_CLK = PERDMACLK / (CPSDVSR × (1 + SCR))

(5)

For slave mode, the core clock (PERDMACLK) must be at least 12 times faster than

SSIn_CLK. For master mode, the core clock (PERDMACLK) must be at least 2 times faster
than SSIn_CLK.

The common TX FIFO is a 16-bit-wide, 8-location-deep, first-in first-out memory buffer. The CPU writes
data to the FIFO by writing the SSI Data [SSI_DR] register, and data is stored in the FIFO until it is read
out by the transmission logic.

When configured as a master or a slave, parallel data is written into the TX FIFO before serial conversion
and transmission to the attached slave or master, respectively, through the SSIn_TX pin.

1356

SWCU117A – February 2015 – Revised March 2015

Copyright © 2015, Texas Instruments Incorporated