Texas Instruments CC2650DK Benutzerhandbuch

The Cortex-M3 processor latches all interrupts. A peripheral interrupt becomes pending for one of the
following reasons:

•

The NVIC detects that the interrupt signal is asserted and the interrupt is not active.

•

The NVIC detects a rising edge on the interrupt signal.

•

Software writes to the corresponding interrupt set-pending register bit, or to the Software Trigger
Interrupt (STIR) register to make a software-generated interrupt pending. See the SETPENDn bit in the
NVIC_ISPR0 register or INTID field in the [STIR] register.

A pending interrupt remains pending until one of the following:

•

The processor enters the ISR for the interrupt, changing the state of the interrupt from pending to
active. Then:

–

For a level-sensitive interrupt, when the processor returns from the ISR, the NVIC samples the
interrupt signal. If the signal is asserted, the state of the interrupt changes to pending, which might
cause the processor to immediately re-enter the ISR. Otherwise, the state of the interrupt changes
to inactive.

–

For a pulse interrupt, the NVIC continues to monitor the interrupt signal, and if this is pulsed the
state of the interrupt changes to pending and active. In this case, when the processor returns from
the ISR the state of the interrupt changes to pending, which might cause the processor to
immediately re-enter the ISR. If the interrupt signal is not pulsed while the processor is in the ISR,
when the processor returns from the ISR the state of the interrupt changes to inactive.

•

Software writes to the corresponding interrupt clear-pending register bit:

–

For a level-sensitive interrupt, if the interrupt signal is still asserted, the state of the interrupt does
not change. Otherwise, the state of the interrupt changes to inactive.

–

For a pulse interrupt, the state of the interrupt changes to inactive if the state was pending, or to
active if the state was active and pending.

The SCB provides system implementation information and system control, including configuration, control,
and reporting of the system exceptions.

The ITM is a an application-driven trace source that supports printf() style debugging to trace operating
system and application events, and generates diagnostic system information. The ITM generates trace
information as packets. If multiple sources generate packets at the same time, the ITM arbitrates the order
in which packets are output. These sources in decreasing order of priority are:

•

Software trace. Software can write directly to ITM stimulus registers to generate packets.

•

Hardware trace. The DWT generates these packets, and the ITM outputs them

•

Time stamping. Timestamps are generated relative to packets. The ITM contains a 21-bit counter to
generate the timestamp. The Cortex-M3 clock or the bitclock rate of the Serial Wire Viewer (SWV)
output clocks the counter

ITM registers are fully accessible in privileged mode. In user mode, all registers can be

read, but only the Stimulus Registers and Trace Enable Registers can be written, and only
when the corresponding Trace Privilege Register bit is set. Invalid user mode writes to the
ITM registers are discarded.

The FPB implements hardware breakpoints and patches code and data from Code space to System
space.

A full FPB unit contains:

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SWCU117A – February 2015 – Revised March 2015

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