Texas Instruments SRC4382 Evaluation Module (EVM) and USB motherboard SRC4382EVM-PDK SRC4382EVM-PDK Datenbogen

SY C

N

BLS

(input)

BLS

(output)

Block Start

(Frame 0 starts here)

PL 1

L

AE 3

S

Decoder

Pulse

Generator

PL 2

L

128f

S

256f

S

512f

S

Clock

Divider

Divide by

1, 2, 4, or 8

Data Stream

De-M x

u

RX1+ (pin 1)

RX1

(pin 2)

-

RX2+ (pin 3)

RX2

(pin 4)

-

RX3+ (pin 5)

RX3

(pin 6)

-

RX4+ (pin 7)

RX4

(pin 8)

-

LOCK

(pin 11)

RXCKO

(pin 12)

RXCKO

BYPMUX[1 0

: ]

R MUX[

X

1:0]

RXCLK

MC K

L

RXCKI

RXCKOF[1:0]

Ch 1

.

(Left)

Audio

Ch 2

.

(Right)

Audio

Cha ne

n

l

Status

Channel

Status

User

Da a

t

User

Da a

t

User Access

(UA) Buffers

Receiver

Access

(RA) Buffers

To

DIT

To SPI or I C Host Interface

2

Receiver

Sy c

n

Generator

RCV_SYNC

Error and

Status Outputs

To DIT Buffer

and Line Driver

Reference

Clock

Source

To

DIT

SBFS030C – JANUARY 2006 – REVISED SEPTEMBER 2007

The DIR performs AES3 decoding and clock recovery and provides the differential line receiver functions. The
lock range of the DIR includes frame/sampling rates from 20kHz to 216kHz.

shows the functional block

diagram for the DIR.

Four differential line receivers are utilized for signal conditioning the encoded input data streams. The receivers
can be externally configured for either balanced or unbalanced cable interfaces, as well as interfacing with
CMOS logic level inputs from optical receivers or external logic circuitry. See

for a simplified schematic

for the line receiver. External connections are discussed in the

section.

30

Copyright © 2006–2007, Texas Instruments Incorporated

Product Folder Link(s):