Texas Instruments XIO2213B Evaluation Module / Reference Design XIO2213BEVM XIO2213BEVM Datenbogen

SCPS210F – OCTOBER 2008 – REVISED MAY 2013

31-16

RSVD

R

Reserved. Bits 31-16 return 0000h when read.

15

PME_D3COLD

R

PME support from D3cold. The 1394a OHCI core does not support PME generation from
D3cold. Therefore, this bit is tied to 0b.

14-12

RSVD

R

Reserved. Bits 14-12 return 000b when read.

11

PCI2_3_EN

R

PCI 2.3 enable. The 1394 OHCI core always conforms to the PCI 2.3 specification;
therefore, this bit is tied to 1b.

10

10 IGNORE_

RW

IGNORE_MSTRINT_ENA_FOR_PME bit for PME generation. When set, this bit causes bit

MSTRINT_

26 of the OHCI vendor ID register (OHCI offset 40h, see

) to read 1b.

ENA_FOR_PME

Otherwise, bit 26 reads 0b.

0 = PME behavior generated from unmasked interrupt bits and

IntMask.masterIntEnable bit (default)

1 = PME generation does not depend on the value of IntMask.masterIntEnable.

9-8

(1)

MR_ENHANCE

RW

This field selects the read command behavior of the PCI master for read transactions of
greater than two data phases. For read transactions of one or two data phases, a memory
read command is used.

00 = Memory read line
01 = Memory read
10 = Memory read multiple (default)
11 = Reserved, behavior reverts to default

7

(1)

PCI_PM_

RW

PCI power-management version control. This bit controls the value reported in the Version

VERSION_CTRL

field of the power management capabilities register of the 1394 OHCI function.

0 = Version fields report 010b for Power Management 1.1 compliance.

1 = Version fields report 011b for Power Management 1.2 compliance (default).

6-5

RSVD

R

Reserved. Bits 6-5 return 00b when read.

4

(1)

DIS_TGT_ABT

RW

Disable target abort. Bit 4 controls the no-target-abort mode, in which the OHCI controller
returns indeterminate data instead of signaling target abort. The OHCI LLC is divided into
the PCLK and SCLK domains. If software tries to access registers in the link that are not
active because the SCLK is disabled, a target abort is issued by the link. On some
systems, this can cause a problem resulting in a fatal system error. Enabling this bit allows
the link to respond to these types of requests by returning FFh.

0 = Responds with OHCI-Lynx compatible target abort.

1 = Responds with indeterminate data equal to FFh. It is recommended that this bit

be set to 1b (default).

3

(1)

SB_EN

RW

Serial bus enable. In the bridge, the serial bus interface is controlled using the bridge
configuration registers. Therefore, this bit has no effect in the 1394b OHCI function. The
default value for this bit is 0b.

2

(1)

DISABLE_

RW

Disable SCLK test feature. This bit controls locking or unlocking the SCLK to the 1394a

SCLKGATE

OHCI core PCI bus clock input. This is a test feature only and must be cleared to 0b (all
applications).

0 = Hardware decides auto-gating of the PHY clock (default).
1 = Disables auto-gating of the PHY clock

1

(1)

DISABLE_

RW

Disable PCLK test feature. This bit controls locking or unlocking the PCI clock to the 1394a

PCIGATE

OHCI core PCI bus clock input. This is a test feature only and must be cleared to 0b (all
applications).

0 = Hardware decides auto-gating of the PCI clock (default).
1 = Disables auto-gating of the PCI clock

0

(1)

KEEP_PCLK

RW

Keep PCI clock running. This bit controls the PCI clock operation during the CLKRUN
protocol. Since the CLKRUN protocol is not supported in the XIO2200, this bit has no
effect. The default value for this bit is 0b.

(1)

These bits are reset by PERST, GRST, or the internally-generated power-on reset.

Copyright © 2008–2013, Texas Instruments Incorporated

127

Product Folder Links: