Texas Instruments XIO2213B Evaluation Module / Reference Design XIO2213BEVM XIO2213BEVM Datenbogen

SCPS210F – OCTOBER 2008 – REVISED MAY 2013

There are five XIO2213B reset options that include internally-generated power-on reset, resets generated
by asserting input terminals, and software-initiated resets that are controlled by sending a PCIe hot reset
or setting a configuration register bit.

identifies these reset sources and describes how the

XIO2213B responds to each reset.

XIO2213B

During a power-on cycle, the XIO2213B asserts an internal

When the internal power-on reset is asserted, all control

internally-

reset and monitors the V

DD_15_COMB

(B11) terminal. When

registers, state machines, sticky register bits, and power

generated

this terminal reaches 90% of the nominal input voltage

management state machines are initialized to their default

power-on reset

specification, power is considered stable. After stable power, state.
the XIO2213B monitors the PCIe reference clock (REFCLK)

In addition, the XIO2213B asserts the internal PCI bus

and waits 10 s after active clocks are detected. Then,

reset.

internal power-on reset is deasserted.

PCIe reset input This XIO2213B input terminal is used by an upstream PCIe

When PERST is asserted low, all control register bits that

(PERST, B12)

device to generate a PCIe reset and to signal a system

are not sticky are reset. Within the configuration register

power good condition.

maps, the sticky bits are indicated by the symbol. Also, all
state machines that are not associated with sticky

When PERST is asserted low, the XIO2213B generates an

functionality are reset.

internal PCIe reset as defined in the PCI Express
Specification.

When PERST transitions from low to high, a system power

In addition, the XIO2213B asserts the internal PCI bus

good condition is assumed by the XIO2213B.

reset.

Note: The system must assert PERST before power is

When the rising edge of PERST occurs, the XIO2213B

removed, before REFCLK is removed or before REFCLK

samples the state of all static control inputs and latches

becomes unstable.

the information internally. If an external serial EEPROM is
detected, a download cycle is initiated. Also, the process to
configure and initialize the PCIe link is started. The
XIO2213B starts link training within 80 ms after PERST is
deasserted.

PCIe training

The XIO2213B responds to a training control hot reset

In the DL_DOWN state, all remaining configuration register

control hot reset received on the PCIe interface. After a training control hot

bits and state machines are reset. All remaining bits

reset, the PCIe interface enters the DL_DOWN state.

exclude sticky bits and EEPROM loadable bits. All
remaining state machines exclude sticky functionality and
EEPROM functionality.

Within the configuration register maps, the sticky bits are
reset by a global reset (GRST) or the internally-generated
power-on reset and EEPROM loadable bits are rest by a
PCIe reset (PERST), GRST, or internally generated power-
on reset.

In addition, the XIO2213B asserts the internal PCI bus
reset.

PCI bus reset

System software has the ability to assert and deassert the

When bit 6 (SRST) in the XIO2213B control register at

PCI bus reset on the secondary PCI bus interface.

offset 3Eh (see

) is asserted, the XIO2213B

asserts the internal PCI bus reset. A 0b in the SRST bit
deasserts the PCI bus reset.

34

Copyright © 2008–2013, Texas Instruments Incorporated

Product Folder Links: