Intel D2500 DF8064101055400 Datenbogen

20

Datasheet - Volume 1 of 2

DDR3_CK[3:0]
DDR3_CK#[3:0]

SDRAM and inverted Differential Clock: (3pairs per DIMM)
The differential clock pair is used to latch the command 

into DRAM. Each pair corresponds to rank on DRAM side.

O

DDR3

DDR3_CS#[3:0]

Chip Select: (1 per Rank). Used to qualify the command on 

the command bus for a particular rank.

O

DDR3

DDR3_CKE[3:0]

Clock Enable: (power management - 1 per Rank)
It is used during DRAM power up/power down and Self 

refresh. 

O

DDR3

DDR3_MA[15:0]

Multiplexed Address. Memory address bus for writing data 

to memory and reading data from memory. These signals 

follow common clock protocol w.r.t. CK/CK# pairs

O

DDR3

DDR3_BS[2:0]

Bank Select: These signals define which banks are selected 

within each SDRAM rank

O

DDR3

DDR3_RAS#

Write Enable Control Signal: Used with SA_WE# and 

SA_CAS# (along with, control signal, SA_CS#) to define 

the SDRAM Commands.

O

DDR3

DDR3_CAS#

Write Enable Control Signal: Used with SA_WE# and 

SA_CAS# (along with control signal, SA_CS#) to define the 

SDRAM Commands.

O

DDR3

DDR3_WE#

Write Enable Control Signal: Used with SA_WE# and 

SA_CAS# (along with control signal, SA_CS#) to define the 

SDRAM Commands.

O

DDR3

DDR3_DQ[63:0]

Data Lines. Write Enable Control Signal: Used with 

SA_WE# and SA_CAS# (along with control signal, 

SA_CS#) to define the SDRAM Commands.

I/O

DDR3

DDR3_DM[7:0]

Write Enable Control Signal: Used with SA_WE# and 

SA_CAS# (along with control signal, SA_CS#) to define the 

SDRAM Commands.

O

DDR3

DDR3_DQS[7:0]
DDR3_DQS#[7:0]

Data Strobes: SA_DQS[7:0] and its complement signal 

group make up a differential strobe pair. The data is 

captured at the crossing point of SA_DQS[8:0] and its 

SA_DQS#[8:0] during read and write transactions. For 

Read, the Strobe crossover and data are edge aligned, 

whereas in the Write command, the strobe crossing is in 

the centre of the data window.

I/O

DDR3

DDR3_ODT[3:0]

ODT signal going to DRAM in order to turn ON the DRAM 

ODT during Write.

O

DDR3