Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

5. Operation of UART 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

141 

Reception interrupts occur either when the reception is completed (SSR:RDRF) or when a reception error 

occurs (SSR:PE, ORE, FRE). 

When the first stop bit is detected, reception data is stored in the receive data register (RDR). When 

reception is completed (SSR:RDRF=1) or a reception error occurs (SSR:PE, ORE, FRE=1), a 

corresponding flag is set. If reception interrupts are enabled (SCR:RIE=1) at this time, a reception interrupt 

occurs. 

When a reception error occurs, the data in the receive data register (RDR) becomes invalid. 

 

Figure 5-1 Timing of Flag Bit Setting 

Timing to set RDRF(reception data full) flag bit 

 

Reception data 

RDRF 

ST 

D0 

D1 

D2 

D5 

D6 

D7 

SP 

ST 

Generation reception interrupt 

 

Timing to set FRE(framing error) flag bit 

 

Reception data 

RDRF 

(Notes) 

• 

A framing error occurs the first stop bit is at the “L” level. 

• 

RDRF is set to “1” and data is received even when a framing error occurs, but the reception data is 

invalid. 

 

ST 

D0 

D1 

D2 

D5 

D6 

D7 

SP 

ST 

Generation of reception interrupt 

FRE 

 

Timing to set ORE(overrun error) flag bit 

 

Reception data 
 

RDRF 
 ORE 
 

ST  D0  D1  D2  D3  D4  D5  D6  D7  SP  ST  D0  D1  D2  D3  D4  D5  D6  D7  SP 

       

     

(Note) 

An overrun error occurs when the next data is transferred the reception data is read (RDRF=1). 

 

 

 

 

MN705-00010-1v0-E

1454