Fujitsu FR81S User Manual

CHAPTER 6: CLOCK RESET STATE TRANSITIONS 

 

 

2. Device States and Transitions 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK RESET STATE TRANSITIONS 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

7 

This section explains each state. 

Device operation states for this series are shown below. 



 RUN State (Normal Operation) 

The program is running. All internal clocks supply and all circuits are ready to operate. High-impedance 

controls for the external pins in the stop state and watch mode state will be released. 



 Sleep Mode 

The program is not running. The state transits by program operations. There are some settings; one to stop 

program execution of the CPU only (CPU sleep mode) and the other to stop the CPU, on-chip bus (on-chip 

bus) and on-chip bus clock (HCLK) driven peripheral (bus sleep mode). For details, see "CHAPTER: 

POWER CONSUMPTION CONTROL". 



 Watch Mode State 

The devices are not running. The state transits by program operations. Internal circuits other than oscillation 

circuits (main clock generation unit, sub clock generation unit) stop. Stop PLL oscillation before going into 

the watch mode state. It is also possible to use the external pins altogether (except for some pins) for high 

impedance by the settings. Transits to the RUN state by some specific (no clock required) effective 

interrupts, main timer interrupts, sub timer interrupts and watch counter interrupts. For details, see 

"CHAPTER: POWER CONSUMPTION CONTROL". 



 Watch Mode (Power Shutdown) State 

The device is stopped while the power supply unnecessary for the watch mode is turned off. The state 

transits    by program operation. The power supply for the internal circuit is turned off and the internal 

circuits other than the oscillation circuits (the main clock generation unit and the sub clock generation unit) 

are stopped. Stop PLL oscillation before going into the watch mode (power shutdown) state. It is also 

possible to use the external pins altogether (except for some pins) for high impedance by the settings. 

Transits to the setting initialization (INIT) state by some specific (no clock required) effective interrupts, the 

main timer interrupt, the sub timer interrupt and the watch counter interrupt. For details, see "CHAPTER: 

POWER CONSUMPTION CONTROL". 



 Stop State 

The devices are not running. The state transits by program operations. All internal circuits will stop. Stop 

PLL oscillation before going into the stop mode state. It is also possible to use the external pins altogether 

(except for some pins) for high-impedance by the settings. Transits to the oscillation stabilization wait RUN 

state by NMI

 

interrupt. For details, see "CHAPTER: POWER CONSUMPTION CONTROL". 



 Stop (Power Shutdown) State 

The device is stopped while the power supply unnecessary for the stop state is turned off. The state transits 

by program operation. The power supply for the internal circuit is turned off and all the internal circuits are 

stopped. Stop PLL oscillation before going into the stop (power shutdown) state. It is also possible to use 

the external pins altogether (except for some pins) for high impedance by the settings. Transits to the main 

oscillation stabilization wait (reset) state by NMI interrupt. For details, see "CHAPTER: POWER 

CONSUMPTION CONTROL". 



 

The devices are not running. Transits after returning from the stop state. All the internal circuits except for 

the timer operations for oscillation stabilization wait will stop. All internal clocks stop but the enabled 

oscillation circuits will still be running. After the elapse of the oscillation stabilization wait time interval set, 

transits to the RUN state (normal operation). 

MN705-00010-1v0-E

250