Fujitsu FR81S User Manual

CHAPTER 8: DMA CONTROLLER (DMAC) 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : DMA CONTROLLER (DMAC) 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

15 

[bit9, bit8] DAC (Destination Address Count) : Transfer destination address count 

These bits specify the address update once for each transfer of the transfer destination address. The update 

values when specifying "increment/decrement" will be one of the values, 1, 2, 4 depending on the transfer 

size (DCCRn:TS). 

DAC[1:0] 

Transfer destination address count 

00 

Address increment (initial value) 

01 

Address decrement 

10 

Reserved (setting is prohibited) 

11 

Address fixed 

 

[bit7] TCR (Transfer Count Reload) : Transfer count reload 

This bit specifies the transfer count register reload. 

When specifying a reload, the transfer count register value is returned to the initial value at the end of the 

transfer. If the transfer request source is set other than "software", DCCRn:CE bit will not be cleared at the 

end of the transfer and the operation will go into the transfer request wait state. When disabling a reload, the 

transfer count register value at the end of the transfer will point to "0". In this case, DCCRn:CE bit will be 

cleared at the end of the transfer regardless of the transfer request source. 

TCR 

Transfer count reload 

0 

Reload disabled (initial value) 

1 

Reload 

 

[bit6] Reserved 

Always write "0" to this bit. The read value is "0". 

[bit5, bit4] TS (Transfer Size) : Transfer size 

These bits specify the transfer size. DMA transfers will be performed once with the bit width specified here. 

TS[1:0] 

Transfer size 

00 

8-bit :byte (initial value) 

01 

16-bit :half-word 

10 

32-bit :word 

11 

Reserved (setting is prohibited) 

Set values to DSARn and DDARn registers so as not to cause a misalignment for the transfer size specified 

in these bits. 

 

MN705-00010-1v0-E

314