Fujitsu FR81S User Manual

CHAPTER 18: WATCHDOG TIMER 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : WATCHDOG TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

12 

The bit configuration of the watchdog timer 0 Extended Configuration Register is shown. 

This register configures the settings for window watching function of the watchdog timer 0. 



  WDTECR0 : Address 0038

 

bit7 

bit6 

bit5 

bit4 

bit3 

bit2 

bit1 

bit0 

 

 

Reserved 

WTWE 

WTLI[3:0] 

Initial value 

0 

0 

0 

0 

0 

0 

0 

0 

Attribute  R0,W0  R0,W0  R0,W0  R0,W 

R0,W 

R0,W 

R0,W 

R0,W 

 

[bit7 to bit5] Reserved: (Reserved bits) 

Be sure to write "0" to this bit. The read value is "0". 

[bit4] WTWE (Watchdog Timer Window Enable) : Watchdog Timer Window Function Enable 

This bit controls the window function of the watchdog timer 0. When the bit WTWE is set to "0" the 

window function becomes enabled.   

The initial value of this bit is "0". (The window function is invalid.) 

WTWE[3:0] 

Window function enabled 

0 

Window function is invalid (initial value) 

1 

Window function is valid 

 

[bit3 to bit0] WTLI[3:0] (Watchdog Timer Lower Interval) : Selection of the lower limit of watchdog 

timer 

These bits configure the lower limit of the interval starting from when the watchdog timer 0 is cleared to 

when it is cleared next time. When the window function is valid, if a request for clearing the watchdog 

timer 0 comes before a lower limit of timer shown below, a watchdog reset signal is issued. 

WTLI[3:0] 

The Lower Limit of the Watchdog Timer   

0000 

PCLK (Peripheral Clock) × 2

8

 cycles 

0001 

PCLK × 2

9

 cycles 

0010 

PCLK × 2

10

 cycles 

0011 

PCLK × 2

11

 cycles 

0100 

PCLK × 2

12

 cycles 

0101 

PCLK × 2

13

 cycles 

0110 

PCLK × 2

14

 cycles 

0111 

PCLK × 2

15

 cycles 

1000 

PCLK × 2

16 

cycles 

1001 

PCLK × 2

17

 cycles 

1010 

PCLK × 2

18

 cycles 

MN705-00010-1v0-E

621