Fujitsu FR81S User Manual

CHAPTER 18: WATCHDOG TIMER 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : WATCHDOG TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

24 

This section explains operation of the hardware watchdog function. 

The operation of the watchdog timer 1 after activation is explained. 

Counting conditions 

The watchdog timer 1 counts the rising edges of the CR oscillation. 

When the watchdog timer 1 is connected with ICE, the timer stops counting under the following conditions: 

      -In emulator mode 

      - In the debug interface functions, if the watchdog reset suppression function is enabled.   

The watchdog timer 1 stops counting in sleep mode, watch mode, stop mode, and during the oscillation 

stabilization wait time recovering from standby mode. 

 

Clearing the timer 

Once the watchdog timer 1 is activated, the timer must be cleared before the timer period has elapses. 

The watchdog timer 1 is cleared when the value "0xA5" is written to the register WDTCPR1. 

 

Reset Request Generation 

The watchdog timer 1 generates a watchdog rest request under the following conditions: 
⋅

 

An overflow of the watchdog timer cycle occurs. 

⋅

 

A value other than "0xA5" is written to the register WDTCPR1. 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MN705-00010-1v0-E

633