Intel D425 AU80610006252AA User Manual

28  

Datasheet  

The CPU/DMI controller registers are in Device 0 (D0), Function 0 (F0).  

Warning: Address locations that are not listed are considered Intel Reserved registers locations. 

Reads to Reserved registers may return non-zero values. Writes to reserved locations may 
cause system failures. 

All registers that are defined in the latest PCI Local Bus Specification, but are not 
necessary or implemented in this component are simply not included in this 

document. The reserved/unimplemented space in the PCI configuration header space 
is not documented as such in this summary. 

Vendor 
Identification 

VID 

0 1 8086h 

 

RO; 

Device 
Identification 

DID 

2 3 A000h 

 

RO; 

PCI 

Command 

PCICMD 

4 5 0006h 

 

RO; 

RW; 

PCI 

Status 

PCISTS 

6 7 0090h 

 

RWC; 

RO; 

Revision 
Identification 

RID 

8 8 02h 

 

RO; 

Class Code 

CC 

9 

B 

060000h 

 RO; 

Master Latency 
Timer 

MLT 

D D 00h 

 

RO; 

Header 

Type 

HDR 

E E 00h 

 

RO; 

Subsystem 
Vendor 
Identification 

SVID 2C 

2D  0000h 

 

RWO; 

Subsystem 
Identification 

SID 2E  2F  0000h 

 

RWO; 

Capabilities 
Pointer 

CAPPTR 

34 34 E0h 

 

RO; 

PCI Express 
Egress Port 
Base Address 

PXPEPBAR 

40 47 000000000000

0000h 

 RW/L; RO; 

GMCH Memory 
Mapped 
Register Range 
Base 

MCHBAR 48 

4F 

000000000000
0000h 

 RW/L; RO; 

GMCH 
Graphics 
Control 

GGC 

52 53 0030h 

 

RO; 

RW/L;