Intel D425 AU80610006252AA User Manual

62  

Datasheet  

6:2 RO  00h Core 

1 RO  0b Core 

0 RO  0b Core 

B/D/F/Type: 0/0/0/PCI 

Address Offset: 

CA-CBh 

Default Value: 

0000h 

Access: 

 RO; RW; 

Size: 16 

bits 

This register controls the CPU Uncore responses to various system errors. Since the 
CPU Uncore does not have an SERRB signal, SERR messages are passed from the CPU 
Uncore to the SouthBridge over DMI.  

When a bit in this register is set, a SERR message will be generated on DMI whenever 
the corresponding flag is set in the ERRSTS register. The actual generation of the 

SERR message is globally enabled for Device #0 via the PCI Command register. 

 

 

15:12 RO 

0h  Core 

11 RW  0b Core 

SERR on CPU Uncore Thermal Sensor Event 
(TSESERR):  
  1: The CPU Uncore generates a DMI SERR 
special cycle when bit 11 of the ERRSTS is set. 
The SERR must not be enabled at the same 
time as the SMI for the same thermal sensor 
event. 
  0: Reporting of this condition via SERR 
messaging is disabled. 

10 RO  0b Core 

9 RW  0b Core 

SERR on LOCK to non-DRAM Memory 
(LCKERR):  
  1: The CPU Uncore will generate a DMI SERR 
special cycle whenever a CPU lock cycle is 
detected that does not hit DRAM. 
  0: Reporting of this condition via SERR 
messaging is disabled. 

8 RW  0b Core 

SERR on DRAM Refresh Timeout 
(DRTOERR):  
  1: The CPU Uncore generates a DMI SERR 
special cycle when a DRAM Refresh timeout 
occurs. 
  0: Reporting of this condition via SERR 
messaging is disabled.