Intel D425 AU80610006252AA User Manual

Datasheet 

 63 

7 RW  0b Core 

SERR on DRAM Throttle Condition 
(DTCERR):  
1: The CPU Uncore generates a DMI SERR 
special cycle when a DRAM Read or Write 
Throttle condition occurs. 
0: Reporting of this condition via SERR 
messaging is disabled. 

6:2 RO  00h Core 

1 RO  0b Core 

0 RO  0b Core 

B/D/F/Type: 0/0/0/PCI 

Address Offset: 

CC-CDh 

Default Value: 

0000h 

Access: 

 RO; RW; 

Size: 16 

bits 

This register enables various errors to generate an SMI DMI special cycle. When an 
error flag is set in the ERRSTS register, it can generate an SERR, SMI, or SCI DMI 

special cycle when enabled in the ERRCMD, SMICMD, or SCICMD registers, 

respectively. Note that one and only one message type can be enabled. 

 

 

15:12 RO 

0h  Core 

11 RW  0b Core 

SMI on CPU Uncore Thermal Sensor Trip 
(TSTSMI):  
1: A SMI DMI special cycle is generated by CPU 
Uncore when the thermal sensor trip requires 
an SMI. A thermal sensor trip point cannot 
generate more than one special cycle. 
0: Reporting of this condition via SMI 
messaging is disabled. 

10:2 RO  000h Core 

1 RO  0b Core 

0 RO  0b Core