Intel Z670 AY80609007293AA Data Sheet

20  

 

Datasheet 

• 

This is the only state that runs software. All clocks are running and the processor 

core is active. The processor can service snoops and maintain cache coherency in 

this state. All power management for interfaces, clock gating, are controlled at the 

unit level. 

• 

The first level of power reduction occurs when the core processor executes an 

Auto-Halt instruction. This stops the execution of the instruction stream and greatly 

reduces the core processor’s power consumption. The core processor can service 

snoops and maintain cache coherency in this state. The Processor North Complex 

logic does not distinguish C1 from C0 explicitly. 

• 

The next level of power reduction occurs when the core processor is placed into the 

Stop Grant state. The core processor can service snoops and maintain cache 

coherency in this state. The North Complex only supports receiving a single Stop 

Grant. 
Entry into the C2 state will occur after the core processor requests C2 (or deeper). 

C2 state will be exited, entering the C0 state, when a break event is detected. 

Processor must ensure that the DLLs are awake and the memory will be out of self-

refresh at this point. 

• 

C1E and C2E states are transparent to the north complex logic. The C1E state is 

the same as the C1 state, in that the core processor emits a HALT cycle when 

entering the state. There are no other visible actions from the core processor. 
The C2E state is the same as the C2 state, in that the core processor emits a Stop 

Grant cycle when entering the state. There are no other visible actions from the 

core processor. 

• 

In this state, the core processor shuts down its PLL and cannot handle snoop 

requests. The core processor voltage regulator is also told to reduce the processor’s 

voltage. During the C4 state, the North Complex will continue to handle traffic to 

memory so long as this traffic does not require a snoop (i.e., no coherent traffic 

requests are serviced). 
The C4 state is entered by receiving a C4 request from the core processor/OS. The 

exit from C4 occurs when the North Complex detects a snoopable event or a break 

event, which would cause it to wake up the core processor and initiate the C0 

sequence.