Intel Z670 AY80609007293AA Data Sheet

22  

 

Datasheet 

This chapter contains signal group descriptions, absolute maximum ratings, voltage 

identification and power sequencing.  This chapter also includes DC specifications. 

The processor has Vcc and Vss (ground) inputs for on-chip power distribution.  All 

power balls must be connected to their respective processor power planes, while all 

Vss balls must be connected to the system ground plane.  Use of multiple power and 

ground planes is recommended to reduce I*R drop.  The Vcc balls must be supplied 

with the voltage determined by the processor Voltage Identification (VID) signals. 

Due to large number of transistors and high internal clock speeds, the processor is 

capable of generating large current swings between low and full power states.  This 

may cause voltages on power planes to sag below their minimum values, if bulk 

decoupling is not adequate.  Larger bulk storage (C

BULK

), such as electrolytic 

capacitors, supply current during longer lasting changes in current demand (for 

example, coming out of an idle condition).  Similarly, capacitors act as a storage well 

for current when entering an idle condition from a running condition.  To keep 

voltages within specification, output decoupling must be properly designed. 

Caution:  Design the board to ensure that the voltage provided to the processor remains within 

the specification.  Failure to do so can result in timing violations or reduced lifetime of 

the processor. 

The voltage regulator solution needs to provide: 
• 

Bulk capacitance with low effective series resistance (ESR). 

• 

A low path impedance from the regulator to the processor. 

• 

Bulk decoupling to compensate for large current swings generated during power-

on, or low-power idle state entry/exit. 

The power delivery solution must ensure that the voltage and current specifications 

are met, as defined in 

.