Intel 2760QM FF8062701065300 User Manual

56

Datasheet, Volume 1

All Reserved (RSVD) signals must not be connected. Connection of these signals to V

CC

,

V

TTA

, V

TTD

, V

CCD,

 V

CCPLL

, V

SS

, or to any other signal (including each other) can result in 

component malfunction or incompatibility with future processors. See 

Chapter 8, 

"Processor Land Listing,"

 for a land listing of the processor and the location of all 

Reserved signals.

For reliable operation, always connect unused inputs or bi-directional signals to an 
appropriate signal level. Unused active high inputs should be connected through a 
resistor to ground (V

SS

). Unused outputs maybe left unconnected; however, this may 

interfere with some Test Access Port (TAP) functions, complicate debug probing, and 
prevent boundary scan testing. A resistor must be used when tying bi-directional 
signals to power or ground. When tying any signal to power or ground, a resistor will 
also allow for system testability.

Signals are grouped by buffer type and similar characteristics as listed in 

Table 7-4

. The 

buffer type indicates which signaling technology and specifications apply to the signals. 

Analog

Analog reference or output. May be used as a threshold voltage or for buffer 
compensation

Asynchronous

1

1.

Qualifier for a buffer type.

Signal has no timing relationship with any system reference clock.

CMOS

CMOS buffers: 1.05 V or 1.5 V tolerant

DDR3

DDR3 buffers: 1.5 V tolerant

DMI2

Direct Media Interface Gen 2 signals. These signals are compatible with PCI Express* 
2.0 and 1.0 Signaling Environment AC Specifications.

Open Drain CMOS

Open Drain CMOS (ODCMOS) buffers: 1.05 V tolerant

PCI Express*

PCI Express* interface signals. These signals are compatible with PCI Express* 
Signalling Environment AC Specifications and are AC coupled. The buffers are not 
3.3-V tolerant. Refer to the PCIe specification.

Reference

Voltage reference signal.

SSTL

Source Series Terminated Logic. (JEDEC SSTL_15)