Intel III Xeon 500 MHz 80525KX500512 User Manual

12

provide termination for each Pentium 

III

 Xeon processor. These specifications assume the 

equivalent of 6 AGTL+ loads and termination resistors to ensure the proper timings on rising and 
falling edges. See test conditions described with each specification.

Due to the existence of termination on each of up to 4 processors in a Pentium 

III

 Xeon processor 

system, the AGTL+ bus is typically not a daisy chain topology as in previous P6 family processor 
systems. Also new to Pentium 

III

 Xeon processors, timing specifications are defined to points 

internal to the processor packaging. Analog signal simulation of the system bus is required when 
developing Pentium 

III

 Xeon processor based systems to ensure proper operation over all 

conditions. Pentium

 Xeon™ Processor I/O Buffer Models are available for simulation.

The 100 MHz 2-Way SMP Pentium

Guidelines and Pentium

contain information on possible layout topologies and other information for analog simulation.

The operating voltage of the processor core and of the L2 cache die differ from each other. There 
are two groups of power inputs on the Pentium 

III

 Xeon processor package to support this voltage 

difference between the components in the package. There are also five pins defined on the package 
for core voltage identification (VID_CORE), and five pins defined on the package for L2 cache 
voltage identification (VID_L2). These pins specify the voltage required by the processor core and 
L2 cache respectively. These have been added to cleanly support voltage specification variations on 
current and future Pentium 

III

 Xeon processors.

For signal integrity improvement and clean power distribution within the S.E.C. package, Pentium 

III

 Xeon processors have 67 V

CC

 (power) and 56 V

SS

 (ground) inputs. The 67 V

CC

 pins are further 

divided to provide the different voltage levels to the components. V

CCCORE

 inputs for the processor 

core account for 35 of the V

CC

 pins, while 8 V

TT

 inputs (1.5 V) are used to provide an AGTL+ 

termination voltage to the processor and 20 V

CCL2

 inputs are for use by the L2 cache. One 

V

CCSMB

US

 pin is provided for use by the SMBus and one V

CCTAP

 for the test access port. 

V

CCSMB

US

, V

CCL2

, and V

CCCORE

 must remain electrically separated from each other. On the 

circuit board, all V

CCCORE

 pins must be connected to a voltage island and all V

CCL2

 pins must be 

connected to a separate voltage island (an island is a portion of a power plane that has been divided, 
or an entire plane). Similarly, all V

SS

 pins must be connected to a system ground plane.

Due to the large number of transistors and high internal clock speeds, the processor is capable of 
generating large average current swings between low and full power states. This causes voltages on 
power planes to sag below their nominal values if bulk decoupling is not adequate. Care must be 
taken in the board design to ensure that the voltage provided to the processor remains within the 
specifications listed in 

. Failure to do so can result in timing violations or a reduced lifetime 

of the component.

Regulator solutions must provide bulk capacitance with a low Effective Series Resistance (ESR) 
and the system designer must also control the interconnect resistance from the regulator (or VRM 
pins) to the SC330 connector. Simulation is required. Bulk decoupling for the large current swings