Intel Z520PT CH80566EE014DT Data Sheet

Datasheet   

 

25 

The processor incorporates FSB low power enhancements: 

• 

BPRI# control for address and control input buffers 

• 

Dynamic Bus Parking 

• 

Dynamic On Die Termination disabling 

• 

Low V

CCP

 (I/O termination voltage) 

• 

CMOS Front Side Bus 

The processor incorporates the DPWR# signal that controls the data bus input buffers 

on the processor. The DPWR# signal disables the buffers when not used and activates 

them only when data bus activity occurs, resulting in significant power savings with no 

performance impact. BPRI# control also allows the processor address and control 

input buffers to be turned off when the BPRI# signal is inactive. Dynamic Bus Parking 

allows a reciprocal power reduction in chipset address and control input buffers when 

the processor de-asserts its BR0# pin. The On-Die Termination on the processor FSB 

buffers is disabled when the signals are driven low, resulting in additional power 

savings. The low I/O termination voltage is on a dedicated voltage plane independent 

of the core voltage, enabling low I/O switching power at all times. 

The processor has a hybrid signaling mode—where data and address busses run in 

CMOS mode and strobe signals operate in GTL mode. The reason to use GTL on strobe 

signals is to improve signal integrity. The implementation of a CMOS bus offers 

substantial power savings when compared with the traditional AGTL+ bus.