Intel Z520PT CH80566EE014DT Data Sheet

Datasheet   

 

27 

This chapter contains signal group descriptions, absolute maximum ratings, voltage 

identification, and power sequencing. The chapter also includes DC specifications. 

The processor supports two kinds of signalling protocol: Complementary Metal Oxide 

Semiconductor (CMOS), and Advanced Gunning Transceiver Logic (AGTL+).  
The “CMOS FSB” terminology used in this document refers to a hybrid signaling mode, 

where data and address busses run in CMOS mode and strobe signals operate in GTL 

mode. The reason to use GTL on strobe signals is to improve signal integrity.  
The termination voltage level for the processor CMOS and AGTL+ signals is  

V

CCP

 = 1.05 V (nominal). Due to speed improvements to data and address bus, signal 

integrity and platform design methods have become more critical than with previous 

processor families.  
The CMOS data and address busses require a reference voltage (CMREF) that is used 

by the receivers to determine if a signal is a logical 0 or a logical 1. CMREF is only 

applicable to data and address signals—not to the sideband signals listed in Table 5. 

CMREF must be generated on the system board. In CMOS mode, there is no receiver- 

side termination to I/O voltage (V

CCP

).  

The AGTL+ inputs, including the sideband signals listed in Table 5, require a reference 

voltage (GTLREF) that is used by the receivers to determine if a signal is a logical 0 or 

a logical 1. GTLREF must be generated on the system board. Termination resistors are 

provided on the processor silicon and are terminated to its I/O voltage (V

CCP

). The 

appropriate chipset will also provide on-die termination, thus eliminating the need to 

terminate the bus on the system board for most AGTL+ signals.  
The CMOS bus depends on reflected wave switching and the AGTL+ bus depends on 

incident wave switching. Timing calculations for CMOS and AGTL+ signals are based 

on flight time as opposed to capacitive deratings. Analog signal simulation of the FSB, 

including trace lengths, is highly recommended when designing a system. 

For clean, on-chip power distribution, the processor will have a large number of VCC 

(power) and VSS (ground) inputs. All power pins must be connected to V

CC

 

power 

planes while all VSS pins must be connected to system ground planes. Use of multiple 

power and ground planes is recommended to reduce I*R drop. The processor VCC pins 

must be supplied by the voltage determined by the VID (Voltage ID) pins.