Intel 2.80 GHz BX80546KG2800EA Data Sheet

78

In the Sleep state, the processor is incapable of responding to snoop transactions or latching 
interrupt signals. No transitions or assertions of signals (with the exception of SLP# or RESET#) 
are allowed on the front side bus while the processor is in Sleep state. Any transition on an input 
signal before the processor has returned to Stop-Grant state will result in unpredictable behavior.

If RESET# is driven active while the processor is in the Sleep state, and held active as specified in 
the RESET# pin specification, then the processor will reset itself, ignoring the transition through 
Stop-Grant state. If RESET# is driven active while the processor is in the Sleep state, the SLP# and 
STPCLK# signals should be deasserted immediately after RESET# is asserted to ensure the 
processor correctly executes the reset sequence.

When the processor is in Sleep state, it will not respond to interrupts or snoop transactions. 

Intel® Xeon™ processor with 800 MHz system bus adds support Demand-Based Switching (DBS) 
with Enhanced Intel SpeedStep® Technology. This technology enables power management for the 
processor.

Not all Intel® Xeon™ processors are capable of supporting Demand-Based Switching (DBS) with 
Enhanced Intel SpeedStep® Technology. More details on which processor frequencies will support 
this feature will be provided in future releases of the Intel® Xeon™ Processor with 800 MHz 
System Bus Specification Update when available.

Demand-Based Switching (DBS) with Enhanced Intel SpeedStep® Technology is a technology 
that creates processor performance states (P-states). P-states are power consumption and capability 
states within the Normal state as shown in 

. Demand-Based Switching (DBS) with 

Enhanced Intel SpeedStep® Technology enables real-time dynamic switching between frequency 
and voltage points. It alters the performance of the processor by changing the bus to core frequency 
ratio and voltage. This allows the processor to run at different core frequencies and voltages to best 
serve the performance and power requirements of the processor and system. Note that the front side 
bus is not altered; only the internal core frequency is changed. In order to run at reduced power 
consumption, the voltage is altered in step with the bus ratio.

The key features that differentiate Demand-Based Switching (DBS) with Enhanced Intel 
SpeedStep® Technology from previous generations are:

1. Centralization of the Geyserville control mechanism into the processor.

2. Reduced hardware overhead and continued execution of instructions during voltage 

transitions.

Voltage / frequency selection is software controlled by writing to the processor Model Specific 
Registers (MSRs).

If the target frequency is higher than the current frequency, V

CC

 is incremented in steps 

(+12.5 mV) by placing a new value on the VID signals. The Phase Lock Loop (PLL) then locks to 
the new frequency. Note that the top frequency for the processor can not be exceeded.

If the target frequency is lower than the current frequency, the PLL locks to the new frequency. The 
V

CC

 is then decremented in step (-12.5 mV) by changing the target VID through the VID signals.