Intel 733 MHz RH80533NZ733128 Data Sheet

 Datasheet 

 

283654-003 

30 

T

J

 = 0°C to 100°C; T

J

 = 5°C to 100°C for Vcc = 1.15V; V

CC

 = 1.10V ±80 mV or 1.15V ±80 mV or 1.35V ±100 

mV or 1.60V ±115; V

CCT

 = 1.50V ±115 mV 

T14 

1.5V Input Pulse Width, except PWRGOOD and 
LINT[1:0] 

2   BCLKs 

Active 

and 

Inactive states 

T14B 

LINT[1:0] Input Pulse Width 

6 

 

BCLKs  Figure 7  Note 3 

T15 

PWRGOOD Inactive Pulse Width 

10 

 

BCLKs  Figure 10 Notes 4, 5 

NOTES:   

1. 

All AC timings for CMOS and Open-drain signals are referenced to the BCLK rising edge at 1.25V. All 
CMOS and Open-drain signals are referenced at 0.75V. 

2. 

Minimum output pulse width on CMOS outputs is 2 BCLKs. 

3. 

This specification only applies when the APIC is enabled and the LINT1 or LINT0 signal is configured as 
an edge triggered interrupt with fixed delivery, otherwise specification T14 applies. 

4. 

When driven inactive, or after V

CC

, V

CCT

 and BCLK become stable. PWRGOOD must remain below V

IL25,max 

from Table 12 until all the voltage planes meet the voltage tolerance specifications in Table 9  and BCLK 
has met the BCLK AC specifications in Table 13 for at least 10 clock cycles. PWRGOOD must rise glitch-
free and monotonically to 2.5V. 

5. 

If the BCLK Settling Time specification (T60) can be guaranteed at power-on reset then the PWRGOOD 
Inactive Pulse Width specification (T15) is waived and BCLK may start after PWRGOOD is asserted. 
PWRGOOD must still remain below V

IL25,max

 

until all the voltage planes meet the voltage tolerance 

specifications.