Analog Devices ADP5024 Evaluation Board ADP5024CP-EVALZ ADP5024CP-EVALZ Hoja De Datos

 

Rev. E | Page 20 of 28 

desired output voltage. At this limit, the buck transitions to a 

mode where the PFET switch stays on 100% of the time. When 

the input conditions change again and the required duty cycle  

falls, the buck immediately restarts PWM regulation without 

allowing overshoot on the output voltage. 

All regulators have optional, factory programmable, active pull-
down resistors discharging the respective output capacitors 

when the regulators are disabled. The pull-down resistors are 
connected between VOUTx and AGND. Active pull-downs are 

disabled when the regulators are turned on. The typical value of 

the pull-down resistor is 600 Ω for the LDO and 75 Ω for each 

buck. Figure 46 shows the activation timings for the active pull-

downs during regulator activation and deactivation. 

The 

 contains one LDO with low quiescent current 

and low dropout voltage and provides up to 300 mA of output 
current. Drawing a low 10 μA quiescent current (typical) at no 

load makes the LDO ideal for battery-operated portable 

equipment. 
The LDO operates with an input voltage of 1.7 V to 5.5 V. The 

wide operating range makes the LDO suitable for cascading 

configurations where the LDO supply voltage is provided from 

one of the buck regulators. 
The LDO output voltage is set through external resistor dividers, 

as shown in Figure 48. The output voltage can optionally be 

factory programmed to default values, as indicated in the Ordering 

Guide section. In this event, Ra and Rb are not needed, and FB3 
must be connected to the top of the capacitor on VOUT3. FB3 is 

0.5 V. 

09888-

048

The LDO also provides high power supply rejection ratio 

(PSRR), low output noise, and excellent line and load transient 

response with only a small 1 µF ceramic input and output 

capacitor.