Intel SL2YM Manuel D’Utilisation

10

— Volume III: System Programming Guide (Order Number 243192)

•

P6 Family of Processors Hardware Developer’s Manual (Order Number 244001)

•

 II Processor I/O Buffer Models, Quad Format (developer.intel.com)

Most Pentium

 

II processor signals use a variation of the low voltage Gunning Transceiver Logic 

(GTL) signaling technology.

The Pentium II processor system bus specification is similar to the GTL specification, but has been 
enhanced to provide larger noise margins and reduced ringing. The improvements are 
accomplished by increasing the termination voltage level and controlling the edge rates. This 
specification is different from the standard GTL specification, and is referred to as GTL+. For 
more information on GTL+ specifications, see AP-827, 100 MHz GTL+ Layout Guidelines for the 
Pentium

®

 440BX AGPset (Order Number 243735). 

The Pentium II processor varies from the Pentium Pro processor in its output buffer 
implementation. The buffers that drive most of the system bus signals on the Pentium II processor 
are actively driven to V

CC

CORE

 for one clock cycle after the low to high transition to improve its 

rise times and reduce noise. These signals should still be considered open-drain and require 
termination to a supply that provides the high signal level. Because this specification is different 
from the standard GTL+ specification, it is referred to as Assisted Gunning Transitistor Logic 
(AGTL+) in this document. AGTL+ logic and GTL+ logic are compatible with each other and may 
both be used on the same system bus.

AGTL+ signals are open-drain and require termination to a supply that provides the high signal 
level. AGTL+ inputs use differential receivers which require a reference signal (V

REF

). V

REF

 is used 

by the receivers to determine if a signal is a logical 0 or a logical 1, and is generated on the S.E.C 
cartridges for the processor core. Local V

REF

 copies should be generated on the motherboard for all 

other devices on the AGTL+ system bus. Termination (usually a resistor at each end of the signal 
trace) is used to pull the bus up to the high voltage level and to control reflections on the 
transmission line. The processor contains termination resistors that provide termination for one end 
of the Pentium II processor system bus. These specifications assume another resistor at the end of 
each signal trace to ensure adequate signal quality for the AGTL+ signals; see 

Table 8

 for the bus 

termination voltage specifications for AGTL+ and the Pentium

 II Processor Developer’s Manual 

(Order Number 243502) for the GTL+ bus specification. Solutions exist for single-ended 
termination as well, though solution space is affected. 

Figure 2

 is a schematic representation of 

AGTL+ bus topology with Pentium II processors.

The AGTL+ bus depends on incident wave switching. Therefore timing calculations for AGTL+ 
signals are based on flight time as opposed to capacitive deratings. Analog signal simulation of the 
Pentium II processor system bus including trace lengths is highly recommended when designing a 
system with a heavily loaded AGTL+ bus, especially for systems using a single set of termination 
resistors (i.e., those on the processor substrate) with the Intel

®

 440BX AGPset. Such designs will 

not match the solution space allowed for by installation of termination resistors on the 
motherboard. See Intel’s World Wide Web page (http://developer.intel.com) to download the buffer 
models: Pentium

 II Processor I/O Buffer Models, Quad Format (Electronic Form).