Texas Instruments Delfino C28346 DIM168 ControlCARD TMDSCNCD28346-168 TMDSCNCD28346-168 Fiche De Données

SPRS516D – MARCH 2009 – REVISED AUGUST 2012

No special requirements are placed on the power up/down sequence of the various power pins to ensure
the correct reset state for all the modules. However, if the 3.3-V transistors in the level shifting output
buffers of the I/O pins are powered prior to the 1.1-V/1.2-V transistors, it is possible for the output buffers
to turn on, causing a glitch to occur on the pin during power up. To avoid this behavior, power the
V

DD

pins prior to or simultaneously with the V

DDIO

pins, ensuring that the V

DD

pins have reached 0.7-V

before the V

DDIO

pins reach 0.7 V. The 1.8-V rail for the PLL and oscillator logic can be powered up along

with V

DD

/V

DDIO

rails. The 1.8-V rail must be powered even if the PLL is not used. It should never be left

unpowered. In any configuration, all the rails should ramp up within t

pup

(5 ms, typical) to allow early

stability of clocks and IOs.

There is a requirement on the XRS pin:

•

During power up, the XRS pin must be held low for t

w(RSL1)

after the input clock is stable. This is to

enable the entire device to start from a known condition.

No voltage larger than a diode drop (0.7 V) above V

DDIO

should be applied to any digital pin (for analog

pins, it is 0.7 V above V

DDA

) prior to powering up the device. Furthermore, V

DDIO

and V

DDA

should always

be within 0.3 V of each other. Voltages applied to pins on an unpowered device can bias internal P-N
junctions in unintended ways and produce unpredictable results.

118

Copyright © 2009–2012, Texas Instruments Incorporated

Product Folder Link(s):