Texas Instruments Delfino C28346 DIM168 ControlCARD TMDSCNCD28346-168 TMDSCNCD28346-168 Fiche De Données

SPRS516D – MARCH 2009 – REVISED AUGUST 2012

The devices have an on-chip, PLL-based clock module. This module provides all the necessary clocking
signals for the device, as well as control for low-power mode entry. The PLL has a 5-bit ratio control
PLLCR[DIV] to select different CPU clock rates. The watchdog module should be disabled before writing
to the PLLCR register. It can be re-enabled (if need be) after the PLL module has stabilized. The input
clock and PLLCR[DIV] bits should be chosen in such a way that the output frequency of the PLL
(VCOCLK) falls between 400 MHz and 600 MHz. The PLLSTS[DIVSEL] bit should be selected such that
SYSCLKOUT(CLKIN) does not exceed the maximum operating frequency allowed for the device
(300 MHz or 200 MHz). For example, suppose it is desired to operate a 300-MHz device at 100 MHz
using a 20-MHz OSCCLK input (that is, for power savings). The PLL should be configured for
OSCCLK * 20, which produces VCOCLK = 400 MHz. PLLSTS[DIVSEL] should then be configured for /4
mode, resulting in the desired 100-MHz CLKIN to the CPU. The PLL should not be configured for
OSCCLK

*

10

with

PLLSTS[DIVSEL]

set

for

/2

mode.

This

combination

would

produce

VCOCLK = 200 MHz, which does not fall within the required 400 MHz to 600 MHz range.

00000 (PLL bypass)

OSCCLK/8 (Default)

OSCCLK/4

OSCCLK/2

OSCCLK

00001

(OSCCLK * 2)/8

(OSCCLK * 2)/4

(OSCCLK * 2)/2

–

00010

(OSCCLK * 3)/8

(OSCCLK * 3)/4

(OSCCLK * 3)/2

–

00011

(OSCCLK * 4)/8

(OSCCLK * 4)/4

(OSCCLK * 4)/2

–

00100

(OSCCLK * 5)/8

(OSCCLK * 5)/4

(OSCCLK * 5)/2

–

00101

(OSCCLK * 6)/8

(OSCCLK * 6)/4

(OSCCLK * 6)/2

–

00110

(OSCCLK * 7)/8

(OSCCLK * 7)/4

(OSCCLK * 7)/2

–

00111

(OSCCLK * 8)/8

(OSCCLK * 8)/4

(OSCCLK * 8)/2

–

01000

(OSCCLK * 9)/8

(OSCCLK * 9)/4

(OSCCLK * 9)/2

–

01001

(OSCCLK * 10)/8

(OSCCLK * 10)/4

(OSCCLK * 10)/2

–

01010

(OSCCLK * 11)/8

(OSCCLK * 11)/4

(OSCCLK * 11)/2

–

01011 – 11111

(OSCCLK * 12)/8 –

(OSCCLK * 12)/4 –

(OSCCLK * 12)/2 –

–

(OSCCLK * 32)/8

(OSCCLK * 32)/4

(OSCCLK * 32)/2

(1)

PLLSTS[DIVSEL] must be 0 before writing to the PLLCR and must be set only to 1 or 2 after PLLSTS[PLLLOCKS] = 1. At reset,
PLLSTS[DIVSEL] is configured for /8. The boot ROM changes this to /2 or /1, depending on the boot option.

(2)

The PLL control register (PLLCR) and PLL Status Register (PLLSTS) are reset to their default state by the XRS signal or a watchdog
reset only. A reset issued by the debugger or the missing clock detect logic have no effect.

(3)

This register is EALLOW protected. See the TMS320x2834x Delfino System Control and Interrupts Reference Guide (literature number

) for more information.

(4)

PLLSTS[DIVSEL] = 3 should be used only when the PLL is bypassed or off.

0

/8

1

/4

2

/2

3

/1

The PLL-based clock module provides two modes of operation:

•

Crystal-operation - This mode allows the use of an external crystal/resonator to provide the time base
to the device.

•

External clock source operation - This mode allows the internal oscillator to be bypassed. The device
clocks are generated from an external clock source input on the X1 or the XCLKIN pin.

Copyright © 2009–2012, Texas Instruments Incorporated

57

Product Folder Link(s):