Texas Instruments Delfino C28346 DIM168 ControlCARD TMDSCNCD28346-168 TMDSCNCD28346-168 Fiche De Données

SPRS516D – MARCH 2009 – REVISED AUGUST 2012

Invoked by the user setting the PLLOFF bit in the PLLSTS register. The PLL block

0

OSCCLK/8

is disabled in this mode. This can be useful to reduce system noise and for low

1

OSCCLK/4

PLL Off

power operation. The PLLCR register must first be set to 0x0000 (PLL Bypass)

2

OSCCLK/2

before entering this mode. The CPU clock (CLKIN) is derived directly from the

3

OSCCLK/1

input clock on either X1/X2, X1 or XCLKIN.

PLL Bypass is the default PLL configuration upon power-up or after an external

0

OSCCLK/8

reset (XRS). This mode is selected when the PLLCR register is set to 0x0000 or

1

OSCCLK/4

PLL Bypass

while the PLL locks to a new frequency after the PLLCR register has been

2

OSCCLK/2

modified. In this mode, the PLL itself is bypassed but the PLL is not turned off.

3

OSCCLK/1

0

OSCCLK*n/8

Achieved by writing a non-zero value n into the PLLCR register. Upon writing to the

1

OSCCLK*n/4

PLL Enable

PLLCR the device will switch to PLL Bypass mode until the PLL locks.

2

OSCCLK*n/2

3

–

(2)

(1)

PLLSTS[DIVSEL] must be 0 before writing to the PLLCR and must be set to 1 or 2 only after PLLSTS[PLLLOCKS] = 1. See the
TMS320x2834x Delfino System Control and Interrupts Reference Guide (literature number

) for more information.

(2)

PLLSTS[DIVSEL] should not be set to /1 mode while the PLL is enabled and not bypassed.

Applications in which the correct CPU operating frequency is absolutely critical should implement a
mechanism by which the MCU will be held in reset, should the input clocks ever fail. For example, an R-C
circuit may be used to trigger the XRS pin of the MCU, should the capacitor ever get fully charged. An I/O
pin may be used to discharge the capacitor on a periodic basis to prevent it from getting fully charged.

58

Copyright © 2009–2012, Texas Instruments Incorporated

Product Folder Link(s):