Texas Instruments DS100KR800EVK evaluation board DS100KR800EVK/NOPB DS100KR800EVK/NOPB Scheda Tecnica

SNLS340D – NOVEMBER 2011 – REVISED APRIL 2013

OUT_B_0+, OUT_B_0-,

45, 44,

O

Inverting and non-inverting 50

Ω

driver bank B outputs with de-

OUT_B_1+, OUT_B_1-,

43, 42,

emphasis. Compatible with AC coupled CML inputs.

OUT_B_2+, OUT_B_2-,

40, 39,

OUT_B_3+, OUT_B_3-,

38, 37

OUT_A_0+, OUT_A_0-,

35, 34,

O

Inverting and non-inverting 50

Ω

driver bank A outputs with de-

OUT_A_1+, OUT_A_1-,

33, 32,

emphasis. Compatible with AC coupled CML inputs.

OUT_A_2+, OUT_A_2-,

31, 30,

OUT_A_3+, OUT_A_3-

29, 28

ENSMB

48

I, LVCMOS

System Management Bus (SMBus) enable pin
Tie 1k

Ω

to VDD = Register Access SMBus Slave mode

FLOAT = Read External EEPROM (Master SMBUS Mode)
Tie 1k

Ω

to GND = Pin Mode

ENSMB = 1 (SMBUS MODE)

SCL

50

I, LVCMOS,

ENSMB Master or Slave mode

O, OPEN Drain

SMBUS clock input pin is enabled.
Clock output when loading EEPROM configuration (master mode).

SDA

49

I, LVCMOS,

ENSMB Master or Slave mode

O, OPEN Drain

The SMBus bi-directional SDA pin is enabled. Data input or open
drain (pull-down only) output.

AD0-AD3

54, 53, 47, 46

I, LVCMOS

ENSMB Master or Slave mode
SMBus Slave Address Inputs. In SMBus mode, these pins are the
user set SMBus slave address inputs.

READ_EN

26

I, 4-LEVEL,

When using an External EEPROM, a transition from high to low starts

LVCMOS

the load from the external EEPROM

ENSMB = 0 (PIN MODE)

EQA0, EQA1,

20, 19, 46, 47

I, 4-LEVEL,

EQA[1:0] and EQB[1:0] control the level of equalization on the input

EQB0, EQB1

LVCMOS

pins. The pins are active only when ENSMB is deasserted (low). The
8 channels are organized into two banks. Bank A is controlled with the
EQA[1:0] pins and bank B is controlled with the EQB[1:0] pins. When
ENSMB is high the SMBus registers provide independent control of
each channel. The EQB[1:0] pins are converted to SMBUS AD2/ AD3
inputs.
See

DEMA0, DEMA1, DEMB0,

49, 50, 53, 54

I, 4-LEVEL,

DEMA[1:0] and DEMB[1:0] control the level of de-emphasis of the

DEMB1

LVCMOS

output driver when in Gen1/2 mode. The pins are only active when
ENSMB is de-asserted (low). The 8 channels are organized into two
banks. Bank A is controlled with the DEMA [1:0] pins and bank B is
controlled with the DEMB[1:0] pins. When ENSMB is high the SMBus
registers provide independent control of each channel. The DEMA[1:0]
pins are converted to SMBUS SCL/SDA and DEMB[1:0] pins are
converted to AD0, AD1 inputs.
See

MODE

21

I, 4-LEVEL,

Tie 1k

Ω

to VDD = 10G-KR Mode Operation

LVCMOS

Tie 1k

Ω

to GND = 10G Mode Operation

SD_TH

26

I, 4-LEVEL,

Controls the internal Signal Detect Threshold

LVCMOS

See

INPUT_EN

22

I, 4-LEVEL,

Tie 1k

Ω

to VDD = Normal Operation

LVCMOS

RESERVED

23

I, FLOAT

Float = Normal Operation

VDD_SEL

25

I, FLOAT

Controls the internal regulator
Float = 2.5V mode
Tie GND = 3.3V mode

RESET

52

I, LVCMOS

LOW = Device is enabled (Normal Operation)
HIGH = Low Power Mode

4

Copyright © 2011–2013, Texas Instruments Incorporated

Product Folder Links: