Intel D2500 DF8064101055400 Scheda Tecnica

106

Datasheet - Volume 1 of 2

Individual threads of the processor can enter the C4 state by initiating a P_LVL4 I/O 

read to the P_BLK or an MWAIT(C4) instruction. If both processor threads are in C4, 

the central power management logic will request that the entire processor enter the 

Deeper Sleep low-power state.

To enable the level Intel Enhanced Deeper Sleep state, Dynamic Cache Sizing and Intel 

Enhanced Deeper Sleep state fields must be configured in the 

PMG_CST_CONFIG_CONTROL MSR.

The following state descriptions assume that both threads are in common low power 

state. For cases when only 1 thread is in a low power state, no change in Core/ Power 

state will occur.

The normal operating state of a core where code is being executed.

C1/C1E is a low power state entered when all threads within a core execute a HLT or 

MWAIT(C1/C1E) instruction.

A System Management Interrupt (SMI) handler returns execution to either Normal 

state or the C1/C1E state. Refer to the Intel® 64 and IA-32 Architecture Software 

Developer’s Manual, Volume 3A/3B: System Programmer’s Guide for more information.

While a core is in C1/C1E state, it processes bus snoops and snoops from other 

threads. For more information on C1E, Refer to “Package C1/C1E”. 

Individual threads of the dual-threaded processor core can enter TC2 state by initiating 

a P_LVL2 I/O read to the P_BLK or an MWAIT (C2) instruction. Once both threads have 

C2 as a common state, the processor core will transition to the C2 state; however, the 

processor core will not issue a Stop-Grant Acknowledge special bus cycle unless the 

STPCLK# pin is also asserted by the chipset.

While in the C2 state, the processor core will process bus snoops. The processor core 

will enter a snoopable sub-state to process the snoop and return to the C2 state.

Individual threads of a core can enter the C4 state by initiating a P_LVL2 I/O read to 

the P_BLK or an MWAIT(C4) instruction. A core in C4 state flushes the contents of its 

L1 instruction cache, L1 data cache, and L2 cache to the shared L3 cache, while 

maintaining its architectural state. All core clocks are stopped at this point. Because the 

core’s caches are flushed, the processor does not wake any core that is in the C4 state 

when either a snoop is detected or when another core accesses cacheable memory.