Intel Processor ユーザーズマニュアル

Developer’s Manual

March, 2003

7-13

Disabling/enabling the MMU has no effect on the contents of either TLB: valid entries stay valid, 
locked items remain locked. All operations defined in 

 work regardless of whether the 

TLB is enabled or disabled.

This register should be accessed as write-only. Reads from this register, as with an MRC, have an 
undefined effect.

Invalidate I&D TLB

0b000

0b0111

Ignored

MCR p15, 0, Rd, c8, c7, 0

Invalidate I TLB

0b000

0b0101

Ignored

MCR p15, 0, Rd, c8, c5, 0

Invalidate I TLB entry

0b001

0b0101

MVA

MCR p15, 0, Rd, c8, c5, 1

Invalidate D TLB

0b000

0b0110

Ignored

MCR p15, 0, Rd, c8, c6, 0

Invalidate D TLB entry

0b001

0b0110

MVA

MCR p15, 0, Rd, c8, c6, 1