Texas Instruments TLV320AIC3104 Evaluation Module (EVM) and USB motherboard TLV320AIC3104EVM-K TLV320AIC3104EVM-K データシート

SLAS510C – FEBRUARY 2007 – REVISED DECEMBER 2010

Occasionally, some systems may encounter noise or glitches on the I

2

C bus. In the unlikely event that this

affects bus performance, then it can be useful to use the I

2

C Debug register. This feature terminates the I

2

C bus

error allowing this I

2

C device and system to resume communications. The I

2

C bus error detector is enabled by

default. The TLV320AIC3104 I

2

C error detector status can be read from page 0, register 107, bit D0. If desired,

the detector can be disabled by writing to page 0, register 107, bit D2.

Audio data is transferred between the host processor and the TLV320AIC3104 via the digital audio data serial
interface. The audio bus of the TLV320AIC3104 can be configured for left- or right-justified, I

2

S, DSP, or TDM

modes of operation, where communication with standard telephony PCM interfaces is supported within the TDM
mode. These modes are all MSB-first, with data width programmable as 16, 20, 24, or 32 bits. In addition, the
word clock (WCLK) and bit clock (BCLK) can be independently configured in either master or slave mode, for
flexible connectivity to a wide variety of processors.

The word clock (WCLK) is used to define the beginning of a frame, and may be programmed as either a pulse or
a square-wave signal. The frequency of this clock corresponds to the selected ADC and DAC sampling
frequency.

The bit clock (BCLK) is used to clock in and out the digital audio data across the serial bus. When in master
mode, this signal can be programmed in two further modes: continuous transfer mode, and 256-clock mode. In
continuous transfer mode, only the minimal number of bit clocks needed to transfer the audio data are generated,
so in general the number of bit clocks per frame is two times the data width. For example, if data width is chosen
as 16 bits, then 32 bit clocks are generated per frame. If the bit clock signal in master mode is to be used by a
PLL in another device, it is recommended that the 16-bit or 32-bit data-width selections be used. These cases
result in a low-jitter bit clock signal being generated, having frequencies of 32 f

S

or 64 f

S

. In the cases of 20-bit

and 24-bit data width in master mode, the bit clocks generated in each frame are not all of equal period, due to
the device not having a clean 40-f

S

or 48-f

S

clock signal readily available. The average frequency of the bit clock

signal is still accurate in these cases (being 40 f

S

or 48 f

S

), but the resulting clock signal has higher jitter than in

the 16-bit and 32-bit cases.

In 256-clock mode, a constant 256 bit clocks per frame are generated, independent of the data width chosen.
The TLV320AIC3104 further includes programmability to place the DOUT line in the high-impedance state during
all bit clocks when valid data is not being sent. By combining this capability with the ability to program at what bit
clock in a frame the audio data begins, time-division multiplexing (TDM) can be accomplished, resulting in
multiple codecs able to use a single audio serial data bus.

When the digital audio data serial interface is powered down while configured in master mode, the pins
associated with the interface are put into a high-impedance state.

Copyright © 2007–2010, Texas Instruments Incorporated

21

Product Folder Links: