Texas Instruments TMS320C3x 사용자 설명서
Figures
xxii
7–8
DMA Interrupt Processing
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7–9
Parallel CPU and DMA Interrupt Processing
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7–10
Flow of Traps
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7–11
IDLE2 Timing
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7–12
Interrupt Response Timing After IDLE2 Operation
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7–13
LOPOWER Timing
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7–14
MAXSPEED Timing
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8–1
TMS320C3x Pipeline Structure
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8–2
Minor Clock Periods
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8–3
2-Operand Instruction Word
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8–4
3-Operand Instruction Word
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8–5
Multiply or CPU Operation With a Parallel Store
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8–6
Two Parallel Stores
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8–7
Parallel Multiplies and Adds
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9–1
Memory-Mapped External Interface Control Registers
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9–2
Primary-Bus Control Register
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9–3
Expansion-Bus Control Register
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9–4
BNKCMP Example
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9–5
Bank-Switching Example
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9–6
Read-Read-Write for (M)STRB = 0
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–7
Write-Write-Read for (M)STRB = 0
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–8
Use of Wait States for Read for (M)STRB = 0
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–9
Use of Wait States for Write for (M)STRB = 0
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–10
Read and Write for IOSTRB = 0
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–11
Read With One Wait State for IOSTRB = 0
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–12
Write With One Wait State for IOSTRB = 0
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9–13
Memory Read and I/O Write for Expansion Bus
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9–14
Memory Read and I/O Read for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–15
Memory Write and I/O Write for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–16
Memory Write and I/O Read for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–17
I/O Write and Memory Write for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–18
I/O Write and Memory Read for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–19
I/O Read and Memory Write for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–20
I/O Read and Memory Read for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–21
I/O Write and I/O Read for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–22
I/O Write and I/O Write for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–23
I/O Read and I/O Read for Expansion Bus
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–24
Inactive Bus States for IOSTRB
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9–25
Inactive Bus States for STRB and MSTRB
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9–26
HOLD and HOLDA Timing
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10–1
Memory Address Spaces
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10–2
Status Register
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10–3
Memory-Mapped External Interface Control Registers
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10–4
STRB0 Control Register
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