Texas Instruments TMS320DM643X DMP 사용자 설명서

Clock and

reset logic

Receive

DMA engine

Interrupt

controller

Transmit

DMA engine

Control

registers

Configuration bus

EMAC

control

module

Configuration bus

RAM

State

FIFO

Receive

FIFO

Transmit

MAC

transmitter

Statistics

receiver

MAC

SYNC

MII

address

Receive

This section discusses the architecture and basic function of the EMAC module.

The EMAC module (

) interfaces to the outside world through the Media Independent Interface

(MII) and interfaces to the system core through the EMAC control module. The EMAC consists of the
following logical components:

•

The receive path includes: receive DMA engine, receive FIFO, and MAC receiver

•

The transmit path includes: transmit DMA engine, transmit FIFO, and MAC transmitter

•

Statistics logic

•

State RAM

•

Interrupt controller

•

Control registers and logic

•

Clock and reset logic

The receive DMA engine is the interface between the receive FIFO and the system core. It interfaces to
the CPU through the bus arbiter in the EMAC control module. This DMA engine is totally independent of
the device DMA.

The receive FIFO consists of three cells of 64-bytes each and associated control logic. The FIFO buffers
receive data in preparation for writing into packet buffers in device memory.

The MAC receiver detects and processes incoming network frames, de-frames them, and puts them into
the receive FIFO. The MAC receiver also detects errors and passes statistics to the statistics RAM.

SPRU941A – April 2007

33