Siemens 6ES7810-4CC10-0YA5 SIMATIC S7 STEP7 V5.4 Software SIMATIC STEP 7 V5.4 6ES7810-4CC10-0YA5 사용자 설명서

Hardware konfigurieren und Verbindungen projektieren mit STEP 7 

A5E00706938-01 

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Aktivieren Sie die Äquidistanz am DP-Mastersystem:  

1.  Doppelklicken Sie auf das DP-Mastersystem. 

2.  Klicken Sie im Register "Allgemein" auf die Schaltfläche "Eigenschaften".  

3.  Wählen Sie im Dialog "Eigenschaften-PROFIBUS" das Register 

"Netzeinstellungen". 

4.  Wählen Sie das erlaubte Profil (z. B. "DP").  

5.  Klicken Sie auf die Schaltfläche "Optionen".  

6.  Wählen Sie im Dialog "Optionen" das Register "Äquidistanz" und nehmen 

folgende Einstellungen vor:  

-

Aktivieren Sie das Kontrollkästchen "Äquidistanten Buszyklus aktivieren". 
Hiermit haben Sie den äquidistanten DP-Zyklus als Basis für die 
Taktsynchronität aktiviert.  

-

Aktivieren Sie das Kontrollkästchen "Zeiten Ti und To für alle Slaves 
gleich".

-

Belassen Sie alle anderen Parameter vorerst in der Standardeintellung. 

7.  Schließen Sie das Dialogfeld und alle noch offenen Dialogfelder mit "OK".  

Der Adressraum jedes Moduls, das an der taktsynchronen Bearbeitung beteiligt ist, 
muss einem Teilprozessabbild zugerodnet werden. Das taktsynchrone Einlesen 
und Ausgeben ist nur über Teilprozessabbilder möglich.  

1.  Doppelklicken Sie auf das Modul.  

2.  Wählen Sie das Register "Adressen". 

3.  Wählen Sie in der Klappliste das Teilprozessabbild aus, das Sie bei der CPU-

Parametrierung dem Taktsynchronalarm-OB zugeordnet haben.  
Wenn sich die Adressen des Moduls außerhalb des Adressbereichs befinden 
(z. B. bei Analogmodulen), dann können Sie entweder eine niedrigere 
Anfangsadresse wählen, die innerhalb des vorgegebenen 
Prozessabbildbereichs liegt oder die Größe des Prozessabbildes anpassen, 
damit der Adressraum der Baugruppe im Prozessabbild liegt. Korrigieren Sie 
im letzteren Fall den Parameter "Größe des Prozeßabbildes" im Register 
"Zyklus/Taktmerker" der CPU-Eigenschaften. Der eingestellte Wert gilt für alle 
Prozessabbilder.  

4.  Verringern Sie, soweit möglich und vertretbar, bei digitalen Eingangsmodulen 

den Parameter "Eingangsverzögerung". Kurze Eingangsverzögerungen 
bewirken eine kürzere Ti-Zeit und damit eine kürzere Gesamtreaktionszeit. 
Ausschlaggebend ist die längste Eingangsverzögerungszeit der DP-Slaves.