Texas Instruments Delfino C28346 DIM168 ControlCARD TMDSCNCD28346-168 TMDSCNCD28346-168 데이터 시트

= Don’t care. Signal can be high or low during this time.

SPRS516D – MARCH 2009 – REVISED AUGUST 2012

A.

All XINTF accesses (lead period) begin on the rising edge of XCLKOUT. When necessary, the device inserts an
alignment cycle before an access to meet this requirement.

B.

During alignment cycles, all signals transition to their inactive state.

C.

During inactive cycles, the XINTF address bus always holds the last address put out on the bus except XA0, which
remains high. This includes alignment cycles.

D.

Timings are also relevant for XCLKOUT = 1/2 XTIMCLK and XCLKOUT = 1/4 XTIMCLK.

E.

XWE1 is used in 32-bit data bus mode only.

F.

For each sample, set up time from the beginning of the access can be calculated as: E = (XWRLEAD + XWRACTIVE
-3 + n) t

c(XTIM)

– t

su(XRDYasynchL)XCOHL

where n is the sample number: n = 1, 2, 3, and so forth.

G.

Reference for the first sample is with respect to this point: F = (XWRLEAD + XWRACTIVE – 2) t

c(XTIM)

XTIMING register parameters used for this example (based on 300-MHz system clock):

N/A

(1)

N/A

(1)

N/A

(1)

1

0

≥

3

3

≥

3

1 = XREADY

(Async)

(1)

N/A = “Don’t care” for this example

154

Copyright © 2009–2012, Texas Instruments Incorporated

Product Folder Link(s):