Texas Instruments Delfino C28346 DIM168 ControlCARD TMDSCNCD28346-168 TMDSCNCD28346-168 데이터 시트

SPRS516D – MARCH 2009 – REVISED AUGUST 2012

The C2834x devices implement the standard IEEE 1149.1 JTAG interface. Additionally, the devices
support real-time mode of operation whereby the contents of memory, peripheral and register locations
can be modified while the processor is running and executing code and servicing interrupts. The user can
also single step through non-time critical code while enabling time-critical interrupts to be serviced without
interference. The device implements the real-time mode in hardware within the CPU. This is a feature
unique to the C2834x device, requiring no software monitor. Additionally, special analysis hardware is
provided that allows setting of hardware breakpoint or data/address watch-points and generate various
user-selectable break events when a match occurs.

This asynchronous interface consists of 20 address lines, 32 data lines, and three chip-select lines. The
chip-select lines are mapped to three external zones, Zones 0, 6, and 7. Each of the three zones can be
programmed with a different number of wait states, strobe signal setup and hold timing and each zone can
be programmed for extending wait states externally or not. The programmable wait-state, chip-select and
programmable strobe timing enables glueless interface to external memories and peripherals.

All C2834x devices contain these two blocks of single access memory, each 1K × 16 in size. The stack
pointer points to the beginning of block M1 on reset. The M0 and M1 blocks, like all other memory blocks
on C28x devices, are mapped to both program and data space. Hence, the user can use M0 and M1 to
execute code or for data variables. The partitioning is performed within the linker. The C28x device
presents a unified memory map to the programmer. This makes for easier programming in high-level
languages.

The 2834x has up to 256K × 16 single-access RAM (SARAM) divided up into the following categories:

L0, L1, L2, L3, L4, L5 SARAM

Up to 48K × 16 of SARAM at all frequencies. Each block is

Blocks

8K × 16.

L6, L7 SARAM Blocks

These 8K × 16 SARAM blocks are single-wait state at all
frequencies.

H0, H1, H2, H3, H4, H5 SARAM

H0–H5 are each 32K × 16 and 1-wait state at all frequencies.

Blocks

A program-access prefetch buffer is used to improve
performance of linear code.

All SARAM blocks are mapped to both program and data space. L0–L7 are accessible by both the CPU
and the DMA (1 wait state).

Copyright © 2009–2012, Texas Instruments Incorporated

41

Product Folder Link(s):