Texas Instruments 180 to 100 Pin DIMM Adapter TMDSADAP180TO100 TMDSADAP180TO100 데이터 시트

SPRS825C – OCTOBER 2012 – REVISED FEBRUARY 2014

The F28M36x Concerto MCU family is a member of the TMS320C2000 MCU platform. The Concerto
C28x CPU/FPU has the same 32-bit fixed-point architecture as TI's existing Piccolo MCUs, combined with
a single-precision (32-bit) IEEE 754 FPU of TI’s existing Delfino MCUs. Each F28M36x device is a very
efficient C/C++ engine, enabling users to develop their system control software in a high-level language.
Each F28M36x device also enables math algorithms to be developed using C/C++. The device is equally
efficient at DSP math tasks and at system control tasks. The 32 x 32-bit MAC 64-bit processing
capabilities enable the controller to handle higher numerical resolution problems efficiently. With the
addition of the fast interrupt response with automatic context save of critical registers, the device is
capable of servicing many asynchronous events with minimal latency. The device has an 8-level-deep
protected pipeline with pipelined memory accesses. This pipelining enables the device to execute at high
speeds without resorting to expensive high-speed memories. Special branch-look-ahead hardware
minimizes the latency for conditional discontinuities. Special conditional store operations further improve
performance. The VCU extends the capabilities of the C28x CPU and C28x+FPU processors by adding
additional instructions to accelerate Viterbi, Complex Arithmetic, 16-bit FFTs, and CRC algorithms. No
changes have been made to existing instructions, pipeline, or memory bus architecture. Therefore,
programs written for the C28x are completely compatible with the C28x+VCU.

There are two events generated by the FPU block that go to the C28x PIE: LVF and LUV. Inside PIE,
these and other events from C28x peripherals and memories result in 12 PIE interrupts PIEINTS[12:1] into
the C28x CPU. The C28x CPU also receives three additional interrupts directly (instead of through PIE)
from Timer 1 (TINT1), from Timer 2 (TINT2), and from the NMI block (C28uNMIINT).

The C28x has two low-power modes: IDLE and STANDBY.

The Concerto microcontroller C28x CPU core includes a Hardware Built-In Self-Test (HWBIST) controller
for testing the CPU core logic for errors. Tests are initiated by software whenever convenient (at start-up,
idle, and so on), which allows for periodic logic tests to ensure that the CPU core logic is working
correctly. During a test cycle, all interrupts are logged by the HWBIST controller and re-issued after the
test cycle completes to ensure that no interrupts are missed. In the event of a logic error, the HWBIST
controller generates an NMI on both cores to signal that an error has been detected. This action allows for
the software to gracefully handle any detected logic errors.

The PIE block serves to multiplex numerous interrupt sources into a smaller set of interrupt inputs. The
PIE block can support up to 96 peripheral interrupts. On the F28M36x, 72 of the possible 96 interrupts are
used. The 96 interrupts are grouped into blocks of 8 and each group is fed into 1 of 12 CPU interrupt lines
(INT1 to INT12). Each of 12 interrupt lines supports up to 8 simultaneously active interrupts. Each of the
96 interrupts has its own vector stored in a dedicated RAM block that can be overwritten by the user. The
vector is automatically fetched by the CPU on servicing the interrupt. Eight CPU clock cycles are needed
to fetch the vector and save critical CPU registers. Hence, the CPU can quickly respond to interrupt
events. Prioritization of interrupts is controlled in hardware and software. Each individual interrupt can be
enabled or disabled within the PIE block.

See

for PIE interrupt assignments.

Copyright © 2012–2014, Texas Instruments Incorporated

29

Product Folder Links: